異構(gòu)多核Zynq處理器的伺服控制系統(tǒng)設(shè)計(jì)

2023年12月31日發(fā)(作者：莫名其妙近義詞)

異構(gòu)多核Ｚｙｎｑ處理器的伺服控制系統(tǒng)設(shè)計(jì)　洪瑞，葉春生　（華中科技大學(xué)材料成形與模具技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，武漢４３００７４）　摘要：本文介紹了基于Ｚｙｎｑ的伺服控制系統(tǒng)設(shè)計(jì)，以ＺＹＢＯ板為核心，以基于Ｘｉｌｉｎｘ工具的軟硬件協(xié)同設(shè)計(jì)為開(kāi)發(fā)方　法，結(jié)合ＡＲＭ和ＦＰＧＡ各自的優(yōu)勢(shì)，對(duì)軟硬件進(jìn)行了明確劃分，Ｚｙｎｑ片內(nèi)ＦＰＧＡ端完成運(yùn)動(dòng)控制，ＡＲＭ端完成視頻監(jiān)　控等功能，ＡＲＭ和ＦＰＧＡ通過(guò)片內(nèi)ＡＸＩ總線完成數(shù)據(jù)快速交換，實(shí)現(xiàn)了伺服系統(tǒng)的精確、快速控制，并使運(yùn)動(dòng)過(guò)程具有　良好的可視性。　關(guān)鍵詞：軟硬件協(xié)同設(shè)計(jì)；ＡＲＭ；ＦＰＧＡ；運(yùn)動(dòng)控制；視頻監(jiān)控　中圖分類號(hào)：ＴＰ２７３　文獻(xiàn)標(biāo)識(shí)碼：Ａ　Ｓｅｖｅｒ　Ｃｏｎｔｒｏｌ　Ｓｙｓｔｅｍ　Ｂａｓｅｄ　ｏｎ　ＨｅｔｅｒＯｇｅｎｅＯｕｓ　Ｍｕｌｔｉ—ｃｏｒｅ　Ｚｙｎｑ　Ｐｒｏｃｅｓｓｏｒ　Ｈｏｎｇ　Ｒｕｉ，Ｙｅ　Ｃｈｕｎｓｈｅｎｇ　（Ｓｔａｔｅ　Ｋｅｙ　Ｌａｂｏｒａｔｏｒｙ　ｏｆ　Ｍａｔｅｒｉａｌ　Ｐｒｏｃｅｓｓｉｎｇ　ａｎｄ　Ｄｉｅ＆Ｍｏｕｌｄ　Ｔｅｃｈｎｏｌｏｇｙ．　Ｈｕａｚｈｏｎｇ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ，Ｗｕｈａｎ　４３００７４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ｄｅｓｉｇｎ　ｏｆ　ｓｅｖｅｒ　ｃｏｎｔｒｏｌ　ｓｙｓｔｅｍ　ｂａｓｅｄ　ｏｎ　Ｚｙｎｑ　ｉｓ　ｄｅｓｉｇｎｅｄ．Ｔｈｅ　ｓｙｓｔｅｍ　ｔａｋｅｓ　ＺＹＢＯ　ａｓ　ｔｈｅ　ｋｅｙ　ｐａｒｔ　ａｎｄ　ＣＯ　ｄｅｓｉｇｎ　ｏｆ　ｓｏｆｔ　ｗａｒｅ　ａｎｄ　ｈａｒｄｗａｒｅ　ｂａｓｅｄ　ｏｎ　Ｘｉｌｉｎｘ＇ｓ　ｔｏｏｌ　ａｓ　ｔｈｅ　ｓｙｓｔｅｍ　ｄｅｓｉｇｎ　ｍｅｔｈｏｄ．Ｉｎ　ｔｈｅ　ｓｙｓｔｅｍ，ｔｈｅ　ｓｏｆｔｗａｒｅ　ａｎｄ　ｈａｒｄｗａｒｅ　ｉｓ　ｃｌｅａｒｌｙ　ｄｉｖｉｄｅｄ　ｒｅ—　ｆｅｒｒｅｄ　ｔＯ　ｔｈｅ　ｆｅａｔｕｒｅｓ　ｏｆ　ＡＲＭ　ａｎｄ　ＦＰＧＡ．Ｔｈｅ　ｍｏｔｏｒ　ｃｏｎｔｒｏｌ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｏｎ　ＦＰＧＡ　ａｎｄ　ｔｈｅ　ｖｉｄｅｏ　ｍｏｎｉｔｏｒｉｎｇ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｏｎ　ＡＲＭ．Ａ　ｈｉｇｈ　ｂａｎｄ－ｗｉｄｔｈ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｂｅｔｗｅｅｎ　ＡＲＭ　ａｎｄ　ＦＰＧＡ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｂｙ　ｕｔｉｌｉｚｉｎｇ　ＡＸＩ　ｂｕｓ　ｉｎ　Ｚｙｎｑ．Ｔｈｅ　ｐｒｅｃｉｓｅ　ａｎｄ　ｆａｓｔ　ｃｏｎｔｒｏｌ　ｏｆ　ｔｈｅ　ｓｅｒｖｏ　ｓｙｓｔｅｍ　ｉｓ　ｒｅａｌｉｚｅｄ，ａｎｄ　ｔｈｅ　ｍｏｔｉｏｎ　ｐｒｏｃｅｓｓ　ｉｓ　ｏｆ　ｇｏｏｄ　ｖｉｓｉｂｉｌｉｔｙ．　Ｋｅｙ　ｗｏｒｄｓ：ＣＯ—ｄｅｓｉｇｎ　ｏｆ　ｓｏｆｔｗａｒｅ　ａｎｄ　ｈａｒｄｗａｒｅ；ＡＲＭ；ＦＰＧＡ；ｍｏｔｏｒ　ｃｏｎｔｒｏｌ；ｖｉｄｅｏ　ｍｏｎｉｔｏｒｉｎｇ　引　言　伺服壓力機(jī)是利用滑塊機(jī)構(gòu)將電動(dòng)機(jī)的旋轉(zhuǎn)運(yùn)動(dòng)轉(zhuǎn)　變?yōu)榛瑝K的直線往復(fù)運(yùn)動(dòng)，對(duì)坯料進(jìn)行成形加工的鍛壓設(shè)　備，在現(xiàn)有的鍛壓設(shè)備中，伺服壓力機(jī)所占的比例達(dá)到　８Ｏ％以上　］。伺服壓力機(jī)的控制系統(tǒng)以快速、精確跟蹤為　主要目標(biāo)，實(shí)現(xiàn)對(duì)速度及位置精確有效的控制，是一種應(yīng)　用十分廣泛的控制系統(tǒng)。在較早的伺服控制系統(tǒng)設(shè)計(jì)中，　有采用ＰＣ＋運(yùn)動(dòng)控制板卡、ＰＣ＋ＰＬＣ等模式，后發(fā)展到　采用ＤＳＰ、單片機(jī)，或者ＡＲＭ等　］，這些控制方案核心均　１　系統(tǒng)結(jié)構(gòu)與控制系統(tǒng)設(shè)計(jì)方法　１．１　系統(tǒng)結(jié)構(gòu)　伺服控制系統(tǒng)由核心控制板ＺＹＢＯ（一款基于Ｚｙｎｑ　系列Ｚ一７Ｏ１０芯片的嵌入式開(kāi)發(fā)板）、ＺＹＢＯ外圍接口及　電平轉(zhuǎn)換電路、開(kāi)關(guān)電源、強(qiáng)電控制電路、伺服驅(qū)動(dòng)器、伺　服電機(jī)組成。如圖１所示，２２０　Ｖ市電經(jīng)過(guò)空氣開(kāi)關(guān)ＱＦ　進(jìn)入到開(kāi)關(guān)電源和強(qiáng)電控制電路，開(kāi)關(guān)電源完成從交流　２２０　Ｖ到直流２４　Ｖ和５　Ｖ電壓轉(zhuǎn)換。強(qiáng)電控制電路由交　為單核控制器。單核控制器在追求更復(fù)雜、更高精度、更　快速時(shí)有一定局限，而Ｘｉｌｉｎｘ推出的異構(gòu)多核Ｚｙｎｑ系列　處理器，集成了ＡＲＭ處理器的軟件可編程性與ＦＰＧＡ的　流接觸器ＫＭ和直流接觸器ＫＡ，以及一個(gè)常閉開(kāi)關(guān)和一　個(gè)常開(kāi)開(kāi)關(guān)組成。伺服驅(qū)動(dòng)器接收來(lái)自ＺＹＢＯ經(jīng)過(guò)電平　轉(zhuǎn)換后的方向控制信號(hào)和速度控制信號(hào)，并返回速度信號(hào)　至ＺＹＢＯ。　硬件可編程性，不僅可實(shí)現(xiàn)重要分析與硬件加速，還在單　個(gè)器件上高度集成ＣＰＵ、ＤＳＰ、ＡＳＳＰ以及混合信號(hào)功能。　Ｘｉｌｉｎｘ提供的軟硬件協(xié)同設(shè)計(jì)解決方案，最大限度地發(fā)揮　了多核異構(gòu)處理器的優(yōu)勢(shì)，利用Ｚｙｎｑ處理器不僅可以實(shí)　ＺＹＢＯ的核心Ｚｙｎｑ系列Ｚ一７０１０芯片擁有雙核　ＡＲＭ　Ｃｏｒｔｅｘ—Ａ９處理器核和可編程邏輯單元（ＦＰＧＡ），　其中ＡＲＭ端移植嵌入式系統(tǒng)實(shí)現(xiàn)系統(tǒng)任務(wù)實(shí)時(shí)管理、人　機(jī)交互等功能，ＦＰＧＡ端實(shí)現(xiàn)運(yùn)動(dòng)控制，并通過(guò)動(dòng)態(tài)重配　置可以實(shí)現(xiàn)不同外設(shè)接口的連接，高速片內(nèi)ＡＸＩ總線實(shí)　現(xiàn)基本的伺服控制，還能滿足功能更加多樣化的伺服控制　系統(tǒng)的設(shè)計(jì)需求。　６　０　Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｓ＆Ｅｍｂｅｄｄｅｄ　Ｓｙｓｔｅｍｓ　２０　１６年第７期　ｗｗＷ．ｍｅｓｎｅｔ．ｃｏｍ．ｃｒ７　

薯｜｜謄謄ｌ　ｔ　ｌ　譽(yù)｜　ｌ　霉鏹　新器件新技術(shù)　《｜　強(qiáng)　｜彝強(qiáng)　鐮簦臻　豫　綞魏奢撂辮Ｌ　．廠—］　一　一　Ｎ　Ｉ一一Ｉ　１　．　ｆ　—　Ｉ開(kāi)關(guān)電源　咩　Ｉ　、　９＋Ｉ　２４Ｖ　上　［＝］Ｉ　ＫＭ　Ｉ接口及電平轉(zhuǎn)換電路Ｉ　廠　圖２　ＦＰＧＡ端運(yùn)動(dòng)控制框圖　、　、　Ｌ　＼　７　＋　ｚ　Ｉ　Ｉ　ａｓｓｉｇｎ　Ｃｍｄ＝ｓｌｖｒｅｇ０Ｆ１：ｏ］；　／／讀取控制命令　ｖｅｎ＝ｓｌｙａｓｓｉｇｎ　ＳｐｅｅｄＧｉｒｅｇｌ１－３１：Ｏ］；／／讀取速度給定　／／存放當(dāng)前轉(zhuǎn)速　ＫＡ　ＺＹＢ０　ｓｌｙｒｅｇ２￣３１：０３＜一Ｓｐｅｅｄ—ＦＢ　最后利用Ｘｉｌｉｎｘ　Ｐｌａｔｆｏｒｍ　Ｓｔｕｄｉｏ工具將以上整個(gè)運(yùn)　動(dòng)控制部分封裝成ＩＰ核，并添加到系統(tǒng)中，供ＡＲＭ端　訪問(wèn)。　圖１　系統(tǒng)結(jié)構(gòu)　２．１　ＰＩＤ控制器　ＰＩＤ控制器的核心思想是針對(duì)控制對(duì)象的控制需求，　現(xiàn)ＡＲＭ端和ＦＰＧＡ端數(shù)據(jù)傳輸。控制板ＺＹＢＯ上有　ＵＳＢ　２．０接口，通過(guò)ＵＳＢ　Ｈｕｂ對(duì)ＵＳＢ接口進(jìn)行擴(kuò)展，接　建立描述動(dòng)態(tài)特性的數(shù)學(xué)模型，通過(guò)調(diào)整比例、積分、微分　三個(gè)方面的參數(shù)達(dá)到系統(tǒng)最佳響應(yīng)和控制效果。本文采　入ＵＳＢ攝像頭、鼠標(biāo)和鍵盤(pán)，ＵＳＢ攝像頭用來(lái)實(shí)時(shí)監(jiān)控。　１．２控制系統(tǒng)設(shè)計(jì)方法　控制系統(tǒng)采用基于Ｘｉｌｉｎｘ工具的軟硬件協(xié)同設(shè)計(jì)　］　方法，即在整個(gè)控制系統(tǒng)及定義的基礎(chǔ)上，同時(shí)對(duì)軟硬件　用數(shù)字位置式ＰＩＤ，位置式ＰＩＤ計(jì)算公式如下：　Ｐ（ｋ）：（Ｋ　＋Ｋ　＋Ｋ。）Ｅ（ｋ）＋　ＫＩ’∑Ｅ（ｋ）＋（一ＫＤ）Ｅ（ｋ一１）　根據(jù)公式繪制示意圖，如圖３所示。　設(shè)計(jì)和協(xié)調(diào)，包括軟硬件的劃分、軟硬件的開(kāi)發(fā)和聯(lián)合調(diào)　試。Ｘｉｌｉｎｘ　Ｐｌａｔｆｏｒｍ　Ｓｔｕｄｉｏ完成硬件系統(tǒng)的設(shè)計(jì)搭建后，　最終在ＦＰＧＡ端完成運(yùn)動(dòng)控制，ＡＲＭ端實(shí)現(xiàn)對(duì)電機(jī)的給　Ｅ　定讀寫(xiě)和對(duì)伺服系統(tǒng)運(yùn)動(dòng)部分的視頻監(jiān)控。　２　ＦＰＧＡ端設(shè)計(jì)實(shí)現(xiàn)　ＦＰＧＡ端實(shí)現(xiàn)伺服電機(jī)的運(yùn)動(dòng)控制，如圖２所示。　ＡＲＭ通過(guò)片內(nèi)ＡＸＩ總線向ＦＰＧＡ傳輸速度給定和控制　命令，ＦＰＧＡ通過(guò)片內(nèi)ＡＸＩ總線向ＡＲＭ返回電機(jī)當(dāng)前速　度。ＰＩＤ控制器通過(guò)計(jì)算速度給定與反饋速度偏差來(lái)輸　出控制量值至脈沖模塊，通過(guò)脈沖頻率控制電機(jī)速度，方　向信號(hào)電平高低控制轉(zhuǎn)向，ＦＰＧＡ輸出速度脈沖和方向　信號(hào)。　給定接口和返回接口利用Ｘｉｌｉｎｘ　Ｐｌａｔｆｏｒｍ　Ｓｔｕｄｉｏ定　Ｐ（ｋ】　圖３數(shù)字增量式ＰｌＤ示意圖　制ＩＰ過(guò)程中申請(qǐng)的３個(gè)３２位寄存器，ｓｌｖ—ｒｅｇ０用來(lái)存放　控制命令，ｓｌｖ＿ｒｅｇｌ用來(lái)存放給定速度，ｓｌｙ—ｒｅｇ２用來(lái)存放　當(dāng)前轉(zhuǎn)速，部分關(guān)鍵代碼如下：　ｐａｒａｍｅｔｅｒ　ＣＮＵＭ圖３中，Ｙ（ｋ）為控制器輸出，Ｒ（ｋ）為控制器給定，最后　利用Ｘｉｌｉｎｘ提供的Ｓｙｓｔｅｍ　Ｇｅｎｅｒａｔｏｒ?qū)崿F(xiàn)數(shù)字ＰＩＤ調(diào)節(jié)器。　２．２脈沖模塊　／／設(shè)置寄存器數(shù)量　／／設(shè)置寄存器位寬　ＲＥＧ＝３；　脈沖模塊產(chǎn)生方波信號(hào)部分Ｖｅｒｉｌｏｇ代碼如下（其中，　方向信號(hào)根據(jù)給定脈沖改變輸出狀態(tài)）：　ｐａｒａｍｅｔｅｒ　ＣＳＬＶ—ＤＷＩＤＴＨ＝３２；　敬請(qǐng)登錄網(wǎng)站在線投稿　２０１６＃－ｇ　７期　《平　機(jī)　嵌入式條＇乇應(yīng)岡》　６１　

ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋ）　ｂｅｇｉｎ　利用ｉｏｒｅｍａｐ（ｒｅｓ一＞ｓｔａｒｔ，ｒｅｍａｐ—ｓｉｚｅ）完成從物理　地址到內(nèi)核空間虛擬地址的映射，返回虛擬地址的首地址　為ｂａｓｅ　ａｄｄｒ。　ｉｆ（ｉ一一ｃｏｕｎｔｅｒ）／／頻率控制字ｃｏｕｎｔｅｒ　ｂｅｇｉｎ　ｉ一０：　　ｐ　ｏｕｔ一～ｐｏｕｔ：利用ｓｔｒｕｃｔ　ｆｉｌｅ—ｏｐｅｒａｔｉｏｎｓ結(jié)構(gòu)體將驅(qū)動(dòng)程序里的功　能函數(shù)與系統(tǒng)調(diào)用關(guān)聯(lián)起來(lái)。　ｓｔａｔｉｃ　ｃｏｎｓｔ　ｓｔｒｕｃｔ　ｆｉｌｅｏｐｅｒａｔｉｏｎｓ　ｐｒｏｃｍｙｃｔｒｌｏｐｅｒａｔｉｏｎｓ一｛　ｅｎｄ　．ｏｐｅｎ—ｐｒｏｃ—ｍｙｃｔｒｌｏｐｅｎ，　ｅｌｓｅ　．ｒｅａｄ—ｐｒｏｃｍｙｃｔｒｌｒｅａｄ，　—ｉ—ｉ＋１：　．ｗｒｉｔｅ—ｐｒｏｃｍｙｃｔｒｌｗｒｉｔｅ，　ｅｎｄ　．ｒｅｌｅａｓｅ—ｓｉｎｇｌｅｒｅｌｅａｓｅ　２．３正交解碼及速度計(jì)算模塊　正交解碼模塊由方向解碼電路、４倍頻電路　和加減　計(jì)數(shù)器組成，伺服驅(qū)動(dòng)器返回Ａ、Ｂ兩相正交脈沖，正轉(zhuǎn)時(shí)　Ａ相超前Ｂ相９Ｏ。，反之，Ｂ相超前Ａ相９０。。根據(jù)電機(jī)的　運(yùn)行狀態(tài)，運(yùn)用計(jì)數(shù)器對(duì)Ａ相和Ｂ相的上升沿和下降沿　進(jìn)行加（正轉(zhuǎn)）減（反轉(zhuǎn)）計(jì)數(shù)。速度計(jì)算模塊再根據(jù)編碼　器值計(jì)算電機(jī)轉(zhuǎn)速，根據(jù)給定轉(zhuǎn)速和當(dāng)前轉(zhuǎn)速偏差，計(jì)算　轉(zhuǎn)速偏差，最后將轉(zhuǎn)速偏差送到ＰＩＤ控制器進(jìn)行計(jì)算。　｝　其中，ｐｒｏｃ—ｍｙｃｔｒｌ—ｒｅａｄ關(guān)鍵部分如下：　ｓｔａｔｉｃ　ｓｓｉｚｅｔ　ｐｒｏｃｍｙｃｔｒｌｒｅａｄ（ｓｔｒｕｃｔ　ｆｉｌｅ＊ｆｉｌｅ，ｃｏｎｓｔ　ｃｈａｒｏｆｔｔｕｓｅｒ＊ｂｕｒ，ｓｉｚｅｔ　ｃｏｕｎｔ，ｌ　ｐｐｏｓ）｛……　ｃｈａｒｖａｌｕｅ　ｐｈｒａｓｅ［－１６１；　ｕｅ—ｉｏｒｅａｄ３２（ｂａｓｅａｄｄｒ）；ｓｐｅｅｄｖａｌ　／／讀取速度　ｓｐｒｉｎｔｆ（ｖａｌｕｅｐｈｒａｓｅ，”　ｄ”，ｓｐｅｅｄｖａｌｕｅ）；　／／將整型數(shù)轉(zhuǎn)換為字符串　ｃｏｕｎｔ—ｓｔｒｌｅｎ（ｖａｌｕｅｐｈｒａｓｅ）；　根據(jù)綜合時(shí)序報(bào)告，ＦＰＧＡ端運(yùn)動(dòng)控制部分時(shí)鐘頻率設(shè)置　為９０．９　ＭＨｚ，給電機(jī)階躍響應(yīng)測(cè)試（空載），給定為電機(jī)　額定轉(zhuǎn)速１５００　ｒ／ｍｉｎ，ＦＰＧＡ調(diào)整控制周期約為６Ｏ　ｓ，電　機(jī)轉(zhuǎn)速約在５０　ｍｓ達(dá)到穩(wěn)定，且響應(yīng)過(guò)程無(wú)超調(diào)。　／／求字符串長(zhǎng)度　ｉｆ（ｃｏｐｙｔＯｕｓｅｒ（ｂｕｆ，ｖａｌｕｅｐｈｒａｓｅ，ｃｏｕｎｔ））　／／將數(shù)據(jù)拷貝到用戶區(qū)　······、　利用ｐｒｏｃ＿ｃｒｅａｔｅ（”ｍｙｃｔｒｌ”，０，ＮＵＩ　Ｉ一￣ｐｒｏｃｍｙｅｔｒｌ——　３　ＡＲＭ端設(shè)計(jì)實(shí)現(xiàn)　ｏｐｅｒａｔｉｏｎｓ）函數(shù)完成ｓｌａｖｅ＿ｉｐ驅(qū)動(dòng)的虛擬文件接口創(chuàng)建，實(shí)　現(xiàn)應(yīng)用層與內(nèi)核的交互，實(shí)現(xiàn)應(yīng)用層對(duì)該設(shè)備文件的讀　圖像采集及顯示，蔞　向＼－　圖　４　廠．１里　蘭　Ｉ　寫(xiě)，設(shè)備文件名為“ｍｙｃｔｒｌ”。　令，并且讀取ＦＰＧＡ塞返　ｌ　＼大－－電６　　流程如圖　所示。＼　／　ｌＩ　甲　Ｌ＝　３．１　ＡＲＭ和ＦＰＧＡ　３．１．２應(yīng)用程序?qū)Γ恚悖簦颍煳募淖x寫(xiě)　部分關(guān)鍵代碼如下：　ＦＩＩ　Ｅ＊ｆｐ；　／／定義一個(gè)指向文件流的指針　／／打開(kāi)文件　ｆｐ＝ｆｏｐｅｎ（”／ｐｒｏｃ／ｍｙｃｔｒｌ”，”ｗ”）；　ｆｗｒｉｔｅ（Ｂｕｒ，ｓｉｚｅｏｆ（ＢｕＤ，１，ｆｐ）；　／／用戶程序?qū)懡o定命令　數(shù)據(jù)交換　在ＦＰＧＡ端自定　圖３．２系統(tǒng)運(yùn)動(dòng)部分視頻監(jiān)控　３．２．１　攝像頭配置和采集流程　視頻采集采用的是ＵＶＣ（免驅(qū)）攝像頭，在Ｌｉｎｕｘ　２．６．３０以上的內(nèi)核版本中均自帶ＵＶＣ驅(qū)動(dòng)，但需要手動(dòng)　４　ＡＲＭ端程序主流程　義了運(yùn)動(dòng)控制ＩＰ——ｓｌａｖｅ—ｉｐ，系統(tǒng)給ｓｌａｖｅｉｐ在ＡＲＭ端　分配的物理地址范圍為０ｘ　６２２０　００００～Ｏｘ　６２２０　ＦＦＦＦ，大　小為６４　Ｋｂ，ｓｌａｖｅ—ｉｐ將作為ＡＲＭ的ｉ／ｏ內(nèi)存。ｓｌａｖｅ—ｉｐ　重新加載ＵＶＣ驅(qū)動(dòng)模塊（ＵＶＣ　ｉｎｐｕｔ　ｅｖｅｎｔｓ　ｄｅｖｉｃｅ　ｓｕｐ—　ｐｏｒｔ）到內(nèi)核中，Ｌｉｎｕｘ終端進(jìn)入當(dāng)前內(nèi)核源碼目錄下，輸　中定義的３個(gè)用于和ＡＲＭ交換數(shù)據(jù)的寄存器ｓｌｙ—ｒｅｇ０、　ｓｌｖｒｅｇｌ、ｓｌｖｒｅｇ２，首地址為０ｘ　６２２０　００００，每個(gè)寄存器間　入“ｍａｋｅ　ｍｅｎｕｃｏｎｆｉｇ”進(jìn)入圖形化內(nèi)核配置界面，在Ｄｅ—　ｖｉｃｅ　Ｄｒｉｖｅｒｓ一＞Ｍｕｌｔｉｍｅｄｉａ　ｓｕｐｐｏｒｔ一＞Ｍｅｄｉａ　ＵＳＢ　Ａｄａｐｔ—　＿偏移地址為４。　ｅｒｓ一＞ＵＳＢ　Ｖｉｄｅｏ　Ｃｌａｓｓ下選中“ＵＶＣ　ｉｎｐｕｔ　ｅｖｅｎｔｓ　ｄｅｖｉｃｅ　３．１．１　編寫(xiě)ｓｌａｖｅｉｐ驅(qū)動(dòng)程序　—ｓｕｐｐｏｒｔ”，然后保存退出內(nèi)核圖形化配置界面，重新進(jìn)行　幣Ｕ用ｒｅｑｕｅｓｔ—ｍｅｍ—ｒｅｇｉｏｎ（ｒｅｓ一＞ｓｔａｒｔ，ｒｅｍａｐ—ｓｉｚｅ，　交叉編譯，最終生成內(nèi)核鏡像，下載到ＳＤ卡ＦＡＴ３２啟動(dòng)　分區(qū)中　］。　ｐｄｅｖ一￣ｎａｍｅ））申請(qǐng)資源，使用從ｒｅｓ一＞ｓｔａｒｔ開(kāi)始的、大　小為ｒｅｍａｐ—ｓｉｚｅ的、名字為ｐｄｅｖ一＞ｎａｍｅ的Ｉ／０內(nèi)存　資源。　ＵＶＣ驅(qū)動(dòng)是標(biāo)準(zhǔn)Ｖ４Ｌ２結(jié)構(gòu)的驅(qū)動(dòng)　，Ｖ４Ｌ２是　Ｌｉｎｕｘ環(huán)境下開(kāi)發(fā)視頻采集設(shè)備驅(qū)動(dòng)程序的一套規(guī)范　６　２　Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｓ＆Ｅｍｂｅｄｄｅｄ　Ｓｙｓｔｅｍｓ　２０　１６年第７期　ＷＷＷ．ｍｅｓｎｅｔ．ｃｏｍ．ｃｎ