用于將數(shù)據(jù)寫入到存儲器的設備及方法與流程
電子存儲器在許多電子系統(tǒng)中用于存儲信息，例如，在例如移動電話、平板計算機、計算機、服務器的電子系統(tǒng)及包含處理器或需要存儲信息的電子系統(tǒng)中。存儲器可通過由存儲器經(jīng)由命令總線接收的存儲器命令控制，例如寫入命令及讀取命令。待存儲的信息可使用寫入命令寫入到存儲器，且在稍后時間通過使用讀取命令從存儲器讀取信息來檢索。
信息可經(jīng)由多個線來回提供于存儲器。雖然多個線允許信息并行寫入到存儲器及從存儲器讀取，但驅動多個線可消耗比單個線更多的電力。
技術實現(xiàn)要素：
根據(jù)本公開的至少一個實例，一種設備可包含：第一數(shù)據(jù)線，其經(jīng)配置以將第一數(shù)據(jù)傳輸?shù)酱鎯ζ麝嚵校欢鄠€第二數(shù)據(jù)線，其經(jīng)配置以將第二數(shù)據(jù)傳輸?shù)剿龃鎯ζ麝嚵校坏谝豢刂破鳎漶詈系剿龆鄠€第二數(shù)據(jù)線；及第二控制器，其耦合到所述多個第二數(shù)據(jù)線及所述第一數(shù)據(jù)線，其中所述第一控制器及所述第二控制器經(jīng)配置以接收啟用信號及控制信號，其中當在寫入操作期間所述啟用信號有效且所述控制信號處于第一狀態(tài)時，所述第一控制器經(jīng)配置以防止所述第二數(shù)據(jù)從所述多個第二數(shù)據(jù)線提供到所述第二控制器，且所述第二控制器經(jīng)配置以將所述第一數(shù)據(jù)從所述第一數(shù)據(jù)線提供到多個寫入放大器。
根據(jù)本公開的至少一個實例，一種方法可包含：將模式寄存器寫入命令提供到存儲器以編程模式寄存器來啟用寫入數(shù)據(jù)復制操作；將用于突發(fā)的每一突發(fā)循環(huán)的操作數(shù)位提供到所述存儲器以指示所述突發(fā)的所述突發(fā)循環(huán)中的每一者將執(zhí)行寫入數(shù)據(jù)復制操作還是非數(shù)據(jù)復制寫入操作；將寫入命令提供到所述存儲器；及將寫入到所述存儲器的數(shù)據(jù)提供到多個數(shù)據(jù)線。
根據(jù)本公開的至少一個實例，一種存儲器可包含：數(shù)據(jù)總線，其經(jīng)配置以從多個數(shù)據(jù)墊接收數(shù)據(jù)；全局數(shù)據(jù)總線，其經(jīng)配置以從所述數(shù)據(jù)總線接收所述數(shù)據(jù)；主數(shù)據(jù)總線，其經(jīng)配置以從所述全局數(shù)據(jù)總線接收所述數(shù)據(jù)；局部數(shù)據(jù)總線，其經(jīng)配置以從所述主數(shù)據(jù)總線接收所述數(shù)據(jù)；多個寫入放大器，其經(jīng)配置以從所述局部數(shù)據(jù)總線接收所述數(shù)據(jù)；第一控制器，其耦合于所述數(shù)據(jù)總線與所述多個數(shù)據(jù)墊的第一子集之間；及第二控制器，其耦合于所述局部數(shù)據(jù)總線與所述多個寫入放大器的子集之間，其中當在寫入操作期間由啟用信號啟用且由控制信號激活時，所述第一控制器經(jīng)配置以使對應于所述多個數(shù)據(jù)墊的所述第一子集的所述數(shù)據(jù)總線的數(shù)據(jù)線保持在先前狀態(tài)，且所述第二控制器經(jīng)配置以從對應于所述多個數(shù)據(jù)墊的第二子集的所述局部數(shù)據(jù)總線的數(shù)據(jù)線接收數(shù)據(jù)且將所述數(shù)據(jù)提供到所述多個寫入放大器的所述子集。
附圖說明
圖1是根據(jù)本公開的實施例的半導體裝置的框圖。
圖2是根據(jù)本公開的實施例的半導體裝置的芯片布局圖。
圖3是根據(jù)本公開的實施例的數(shù)據(jù)突發(fā)的框圖。
圖4是根據(jù)本公開的實施例的方法的流程圖。
圖5是根據(jù)本公開的實施例的存儲器操作的時序圖。
圖6是根據(jù)本公開的實施例的數(shù)據(jù)墊與半導體裝置中的存儲器單元陣列之間的數(shù)據(jù)路徑的示意圖。
圖7是根據(jù)本公開的實施例的數(shù)據(jù)墊與半導體裝置中的存儲器單元陣列之間的數(shù)據(jù)路徑的示意圖。
圖8是根據(jù)本公開的實施例的數(shù)據(jù)墊與半導體裝置中的存儲器單元陣列之間的數(shù)據(jù)路徑的示意圖。
圖9是根據(jù)本公開的實施例的半導體裝置中的存儲器單元陣列與數(shù)據(jù)墊之間的數(shù)據(jù)路徑的示意圖。
具體實施方式
描述某些細節(jié)來提供本公開的實例的充分理解。然而，所屬領域的技術人員將明白，可無需這些特定細節(jié)實踐本公開的實例。此外，本文中描述的本公開的特定實例不應被解釋為將本公開的范圍限于這些特定實例。在其它例子中，未詳細展示眾所周知的電路、控制信號、時序協(xié)議及軟件操作以免不必要地模糊本公開。另外，例如“耦合(couple/coupled)”的術語意味著兩個組件可直接或間接電耦合。間接耦合可暗示兩個組件通過一或多個中間組件耦合。
如先前描述，信息可經(jīng)由多個線(例如數(shù)據(jù)線)來回提供于存儲器，此可允許信息并行寫入到存儲器及從存儲器讀取。在許多情況中，寫入到存儲器的信息是重復的或跨多個線具有重復部分。舉例來說，提供到存儲器的一或多個字節(jié)可為跨多個線中的至少一些的相同數(shù)據(jù)。根據(jù)本公開的原理，在其中信息跨多個線重復的情況中，信息可經(jīng)由線中的一者提供到存儲器。此可減少在將信息寫入到存儲器時需要驅動的線的數(shù)目。在一些應用中，減少在寫入操作期間驅動的線的數(shù)目可降低存儲器的功耗。
圖1是根據(jù)本公開的實施例的半導體裝置10的框圖。舉例來說，半導體裝置10可為集成到單個半導體芯片中的存儲器(例如LPDD5 SDRAM)。半導體裝置10可安裝于外部襯底上2上，例如存儲器模塊襯底、母板或類似物。
在圖1中展示的實例中，半導體裝置10包含存儲器單元陣列11。存儲器單元陣列11包含多個存儲體BAK0到7。在其它實例中，存儲器單元陣列11中可包含更多或更少存儲體。每一存儲體可包含多個字線WL、多個位線BL及/BL及布置于多個字線WL與多個位線BL及/BL的相交點處的多個存儲器單元MC。字線WL的選擇由行解碼器12執(zhí)行，且位線BL的選擇由列解碼器13執(zhí)行。感測放大器(SAMP)18耦合到對應位線BL及/BL且耦合到局部I/O線對LIOT/B。局部IO線對LIOT/B經(jīng)由用作開關的傳送門TG 19耦合到主IO線對MIOT/B。
來自位線Bl或/BL的讀取數(shù)據(jù)由感測放大器18放大，且經(jīng)由互補局部數(shù)據(jù)線LIOT/B提供到傳送門19。傳送門19可用作開關以在適當LIOT/B與適當共享主數(shù)據(jù)線MIOT/B之間形成導電路徑。讀取數(shù)據(jù)可經(jīng)由通過傳送門119提供到讀取/寫入放大器15的導電路徑從局部數(shù)據(jù)線LIOT/B傳遞到主數(shù)據(jù)線MIOT/B，讀取/寫入放大器15將數(shù)據(jù)提供到IO電路17。從IO電路17接收的寫入數(shù)據(jù)從讀取/寫入放大器15輸出且經(jīng)由互補主數(shù)據(jù)線MIOT/B、傳送門19及互補局部數(shù)據(jù)線LIOT/B提供到感測放大器18，且寫入于耦合到位線BL或/BL的存儲器單元MC中。
轉到包含于半導體裝置10中的多個外部端子的解釋，多個外部端子包含地址端子21、命令端子22、時鐘端子23、數(shù)據(jù)端子24及電力供應端子25及26。輸入信號塊41可包含地址端子21、命令端子22及時鐘端子23。數(shù)據(jù)接口包含數(shù)據(jù)端子24。數(shù)據(jù)端子24可耦合到輸出緩沖器以進行存儲器的讀取操作。替代地，數(shù)據(jù)端子24可耦合到輸入緩沖器以進行存儲器的讀取/寫入存取，如稍后將描述。圖1展示動態(tài)隨機存取存儲器(DRAM)的實例，然而，具有用于信號輸入/輸出的外部端子的任何裝置可經(jīng)包含作為本公開的實施例的外部端子。
地址端子21經(jīng)供應有提供到地址輸入電路31的地址信號ADD及存儲體地址信號BADD。地址可由地址輸入電路31提供到地址解碼器32。命令端子22經(jīng)供應有命令信號COM。命令信號COM可包含一或多個單獨信號。輸入到命令端子21的命令信號COM提供到命令輸入電路33。命令輸入電路33可將命令信號COM提供到命令解碼器34。
替代地，地址端子21及命令端子22可為經(jīng)配置以將命令及地址信號CA提供到命令/地址輸入電路42的經(jīng)組合命令/地址端子。在此實施例中，命令/地址輸入電路42在命令/地址端子處接收CA信號且提供地址信號及將內部命令信號分別提供到地址解碼器32及命令解碼器34。地址信號及命令信號可基于由命令/地址輸入電路42接收的CA信號的值的組合。
所接收的地址信號ADD及存儲體地址信號BADD提供到地址解碼器32。地址解碼器32接收地址信號ADD且將經(jīng)解碼行地址信號XADD供應到行解碼器12及將經(jīng)解碼列地址信號YADD提供到列解碼器13。地址解碼器32還接收存儲體地址信號BADD且將存儲體地址信號BADD供應到行解碼器12及列解碼器13。
命令解碼器34解碼命令信號COM以產(chǎn)生各種內部命令信號。舉例來說，內部命令可包含用于選擇字線的行命令信號及用于選擇位線的列命令信號(例如讀取命令或寫入命令)、提供到模式寄存器46用于選擇存儲器操作條件(例如啟用寫入數(shù)據(jù)復制操作的存儲器條件)的模式寄存器命令，如將更詳細描述。
當發(fā)出行激活命令且對存儲體地址及行地址及時供應激活命令且對列地址及時供應讀取命令時，讀取數(shù)據(jù)從由這些行地址及列地址指定的存儲器單元陣列11中的存儲器單元MC讀取。讀取數(shù)據(jù)DQ經(jīng)由讀取/寫入放大器15及輸入/輸出電路17從數(shù)據(jù)端子24輸出到外部。類似地，當發(fā)出行激活命令且對存儲體地址及行地址及時供應激活命令且對列地址及時供應寫入命令時，輸入/輸出電路17可接收數(shù)據(jù)端子24處的寫入數(shù)據(jù)DQ。在一些實施例中，掩碼信號還可在寫入操作期間提供于DM端子(還稱為DMI引腳)處，其可指示提供于數(shù)據(jù)端子24處的那些寫入數(shù)據(jù)被寫入到存儲器單元陣列11。在一些實施例中，數(shù)據(jù)端子可為墊，例如DQ墊。寫入數(shù)據(jù)DQ經(jīng)由輸入/輸出電路17及讀取/寫入放大器15供應到存儲器單元陣列11且寫入于由行地址及列地址指定的存儲器單元MC中。根據(jù)至少一個實施例，輸入/輸出電路17可包含輸入緩沖器及輸出緩沖器。
時鐘端子23分別供應有外部時鐘信號CK_t及CK_c。這些外部時鐘信號CK_t及CK_c彼此互補且供應到時鐘輸入電路35。時鐘輸入電路35接收外部時鐘信號CK_t及CK_c且產(chǎn)生內部時鐘信號ICLK。內部時鐘信號ICLK供應到內部時鐘發(fā)生器36，且因此相位控制內部時鐘信號LCLK基于從命令輸入電路33接收的內部時鐘信號ICLK及時鐘啟用信號CKE產(chǎn)生。盡管不限于此，但DLL電路可用作內部時鐘發(fā)生器36。相位控制內部時鐘信號LCLK供應到輸入/輸出電路17且可經(jīng)由DQS端子(其還可稱為RDQS引腳)用于讀取數(shù)據(jù)DQ的輸出時序。內部時鐘信號ICLK還供應到時序發(fā)生器37且因此可產(chǎn)生各種內部時鐘信號。
模式寄存器46可用于定義半導體裝置10的可編程操作及配置的各種模式。模式寄存器留存所存儲的信息直到其被重新編程、復位或半導體裝置10斷電。模式寄存器46可經(jīng)由模式寄存器寫入命令編程。模式寄存器46可包含用于存儲與不同存儲器操作及配置相關的信息的一或多個寄存器。舉例來說，模式寄存器46可用于設置突發(fā)長度、突發(fā)類型、等待時間、頻率設置點、啟用可編程終端組件、啟用某些存儲器操作以及其它。模式寄存器46還可編程有可經(jīng)讀取以提供關于半導體裝置10的狀態(tài)信息的信息。舉例來說，模式寄存器46可用于提供就緒狀態(tài)、校準狀態(tài)以及其它狀態(tài)信息。所讀取的信息可由半導體裝置10的電路編程。模式寄存器46可經(jīng)由模式寄存器讀取命令讀取。讀取模式寄存器46允許關于操作及配置的狀態(tài)的信息由半導體裝置10提供。
根據(jù)本公開的實施例，模式寄存器46可經(jīng)編程以啟用寫入數(shù)據(jù)復制操作。寫入數(shù)據(jù)復制操作可響應于寫入命令而執(zhí)行。在非數(shù)據(jù)復制寫入操作中，來自所有數(shù)據(jù)端子24(例如所有DQ墊)的數(shù)據(jù)跨對應于數(shù)據(jù)端子24中的每一者的數(shù)據(jù)線驅動。數(shù)據(jù)線可包含于半導體裝置10中的一或多個總線中。來自所有數(shù)據(jù)線的數(shù)據(jù)可存儲于存儲器陣列11中。相比之下，在寫入數(shù)據(jù)復制操作期間，來自數(shù)據(jù)端子24的子集(例如一個)的數(shù)據(jù)跨對應于數(shù)據(jù)端子24的子集的數(shù)據(jù)線驅動。如將在本文中更詳細描述，來自數(shù)據(jù)線的子集的數(shù)據(jù)可在讀取/寫入放大器15處復制以將數(shù)據(jù)存儲于存儲器中。
當模式寄存器46經(jīng)編程以啟用寫入數(shù)據(jù)復制操作時，模式寄存器46可提供啟用可包含一或多個控制器的寫入數(shù)據(jù)復制控制電路30的控制信號WDC_E。當寫入數(shù)據(jù)復制控制電路30由來自模式寄存器46的控制信號WDC_E啟用時，寫入數(shù)據(jù)復制控制電路30可響應由命令解碼器34提供的命令信號WDC DC0_3。在一些實例中，命令信號WDC DC0_3可為多位信號。基于命令信號WDC DC0_3，寫入數(shù)據(jù)復制控制電路30可防止一些數(shù)據(jù)線或其部分在數(shù)據(jù)在寫入操作或寫入操作的部分期間提供于數(shù)據(jù)端子24處時驅動。在一些實施例(例如圖1中展示的實施例)中，來自模式寄存器46的WDC_E信號可提供到命令解碼器34。在一些實施例中，WDC_E信號可啟用命令解碼器34以產(chǎn)生命令信號WDC DC0_3。
電力供應端子25經(jīng)供應有電力供應電壓VDD及VSS。這些電力供應電壓VDD及VSS供應到內部電力供應電路39。內部電力供應電路39產(chǎn)生各種內部電壓VPP、VOD、VARY、VPERI及Vdd2H。Vdd2H電壓可為用作驅動輸出信號的輸出電壓的內部電壓。內部電壓VPP主要用于行解碼器12中，內部電壓VOD及VARY主要用于包含于存儲器單元陣列11中的感測放大器18中，且內部電壓VPERI用于許多其它電路塊中。
電力供應端子26經(jīng)供應有電力供應電壓VDDQ及VSSQ。這些電力供應電壓VDDQ及VSSQ供應到輸入/輸出電路17。電力供應電壓VDDQ及VSSQ可分別為相同于供應到電力供應端子25的電力供應電壓VDD及VSS的電壓。然而，如圖1中展示，專用電力供應電壓VDDQ及VSSQ可用于輸入/輸出電路17，使得由輸入/輸出電路17產(chǎn)生的電力供應噪聲不傳播到其它電路塊。
圖2是根據(jù)本公開的實施例的半導體裝置200的芯片布局圖。在一些實施例中，半導體裝置200可包含圖1中展示的半導體裝置10的至少一部分。簡言之，半導體裝置200可包含存儲器陣列(例如存儲器陣列11)的一或多個存儲體202及用于每一存儲體202的行解碼器204及列解碼器206。在一些實施例中，每一存儲體202可自身具有數(shù)據(jù)感測放大器及錯誤校正碼(DSA/ECC)電路208。在其它實施例中，DSA/ECC電路208可共享于兩個或更多個存儲體202之間。
圖2中展示半導體裝置200的數(shù)據(jù)線的實例布置。在寫入操作期間，數(shù)據(jù)可從DQ墊DQ15到0接收且提供到數(shù)據(jù)總線DBUS。來自DQ墊DQ15到0中的每一者的數(shù)據(jù)可為串行數(shù)據(jù)(例如，依序一次一個提供位)。在一些實施例中，來自DQ墊DQ15到0的數(shù)據(jù)可在提供到數(shù)據(jù)總線DBUS之前由解串器電路(圖2中未展示)解串。數(shù)據(jù)總線DBUS可經(jīng)由DBUS/GBUS緩沖器210將數(shù)據(jù)提供到適當全局數(shù)據(jù)總線GBUS。全局數(shù)據(jù)總線GBUS可經(jīng)由GBUS/MBUS緩沖器212將數(shù)據(jù)提供到適當主數(shù)據(jù)總線MBUS。主數(shù)據(jù)總線MBUS可經(jīng)由MBUS/LBUS緩沖器214將數(shù)據(jù)提供到適當局部數(shù)據(jù)總線LBUS。局部數(shù)據(jù)總線LBUS可將數(shù)據(jù)提供到適當DSA/ECC電路208以存儲于期望存儲體202中。適當MBUS及LBUS可至少部分基于提供有寫入命令(未展示)的存儲體地址及/或列地址選擇。數(shù)據(jù)跨數(shù)據(jù)線通過一或多個總線及/或半導體裝置200的其它組件來回傳輸于存儲器陣列可稱為數(shù)據(jù)路徑。
在一些情況中，提供于一些或所有DQ墊DQ15到0上的數(shù)據(jù)可在一或多個時段內相同。舉例來說，數(shù)據(jù)的一或多個字節(jié)可跨DQ7到0相同，且數(shù)據(jù)的一或多個字節(jié)可跨DQ15到8相同。在非數(shù)據(jù)復制寫入操作期間，跨所有DQ墊的數(shù)據(jù)將跨所有數(shù)據(jù)總線DBUS、GBUS、MBUS及LBUS提供以將數(shù)據(jù)存儲于存儲器中。然而，根據(jù)本公開的實施例，寫入數(shù)據(jù)復制操作可在數(shù)據(jù)跨一或多個數(shù)據(jù)線重復時執(zhí)行。在本公開的一些實施例中，在寫入數(shù)據(jù)復制操作期間，從DQ墊中的一或多者提供的數(shù)據(jù)可在本公開的一些實施例中提供到數(shù)據(jù)總線DBUS、GBUS、MBUS及LBUS。接著，來自DQ墊中的一或多者的數(shù)據(jù)可跨所有數(shù)據(jù)線提供于LBUS或DSA/ECC電路208處，使得來自DQ15到0的所有數(shù)據(jù)存儲于存儲器中。舉例來說，在一些實施例中，數(shù)據(jù)可跨DQ7到0的DQ墊中的一者的數(shù)據(jù)線及/或DQ墊DQ15到8的DQ墊中的一者的數(shù)據(jù)線驅動。此可減少需要跨數(shù)據(jù)總線DBUS、GBUS、MBUS及/或LBUS驅動的數(shù)據(jù)線的數(shù)目。在一些實施例中，減少在寫入操作期間需要用數(shù)據(jù)驅動的數(shù)據(jù)線的數(shù)目可降低存儲器裝置200的功耗。
在一些實施例中，寫入操作可具有突發(fā)結構。即，將寫入到存儲器的設置數(shù)目個數(shù)據(jù)位可響應于寫入命令而串行提供于一或多個線(例如DQ15到0)上。圖3是根據(jù)本公開的實施例的突發(fā)300的框圖。在一些實施例中，突發(fā)300可包含數(shù)個突發(fā)循環(huán)302。每一突發(fā)循環(huán)302可包含數(shù)個節(jié)拍304。在一些實施例中，位可在突發(fā)循環(huán)302的每一節(jié)拍304期間提供。在本文中描述的實例中，突發(fā)循環(huán)302包含8個節(jié)拍304且每一突發(fā)300包含4個突發(fā)循環(huán)302，總共32個節(jié)拍304。因此，每線32個位可在突發(fā)300期間傳輸。然而，圖3中展示的突發(fā)結構僅供例示。在其它實施例中，突發(fā)可具有不同數(shù)目個節(jié)拍及/或可分成不同數(shù)目個突發(fā)循環(huán)。
雖然在一些情況中數(shù)據(jù)可針對突發(fā)的所有32個節(jié)拍跨兩個或更多個線相同，但數(shù)據(jù)針對突發(fā)的部分跨兩個或更多個線相同是更常見的。因此，如果寫入數(shù)據(jù)復制操作需要數(shù)據(jù)響應于寫入命令而針對整個突發(fā)跨兩個或更多個線相同，那么無法顯著利用寫入復制操作的省電。因此，在一些實施例中，寫入操作可包含非數(shù)據(jù)復制寫入操作與寫入數(shù)據(jù)復制操作的組合。舉例來說，寫入操作可包含在響應于寫入命令的突發(fā)的部分的非數(shù)據(jù)復制寫入操作期間將數(shù)據(jù)提供到跨所有數(shù)據(jù)總線(例如DBUS、GBUS、MBUS、LBUS)提供的所有線(例如DQ墊)，且還包含將數(shù)據(jù)提供到跨數(shù)據(jù)總線的一或多個組復制及提供的線中的一或多者。在本公開的一些實施例中，寫入命令或其它命令可包含將突發(fā)的部分指定為非數(shù)據(jù)復制寫入操作或寫入數(shù)據(jù)復制操作的信息。舉例來說，在本公開的一些實施例中，針對4個突發(fā)循環(huán)內的32位突發(fā)，寫入命令可包含將每一突發(fā)循環(huán)指定為非數(shù)據(jù)復制寫入操作或寫入數(shù)據(jù)復制操作的操作數(shù)。本公開的其它實施例還包含突發(fā)長度、突發(fā)循環(huán)及將突發(fā)的部分指定為非數(shù)據(jù)復制寫入操作或寫入數(shù)據(jù)復制操作的不同組合。
圖4是根據(jù)本公開的實施例的方法的流程圖400。在框402，可執(zhí)行編程模式寄存器(MR)以啟用寫入數(shù)據(jù)復制(WDC)模式的步驟。舉例來說，由命令輸入電路33提供的命令可用于編程模式寄存器46以啟用半導體裝置10的WDC模式。WDC模式可響應于寫入命令而啟用寫入數(shù)據(jù)復制操作。
在框404，可執(zhí)行提供包含操作數(shù)位DC0到3的存取命令CAS的步驟。操作數(shù)位DC0到3可指示用于寫入操作的突發(fā)的哪些突發(fā)循環(huán)應執(zhí)行為非數(shù)據(jù)復制寫入操作及突發(fā)的哪些突發(fā)循環(huán)應執(zhí)行為寫入數(shù)據(jù)復制操作。舉例來說，在一些實施例中，操作數(shù)位的“1”或高值可指示突發(fā)循環(huán)的寫入數(shù)據(jù)復制操作且操作數(shù)位的“0”或低值可指示突發(fā)循環(huán)的非數(shù)據(jù)復制寫入操作。操作數(shù)位DC0到3包含4個位，每一位對應于突發(fā)的4個突發(fā)循環(huán)中的一者。然而，針對具有不同數(shù)目個突發(fā)循環(huán)的突發(fā)，CAS命令中可包含不同數(shù)目個操作數(shù)位。在一些實施例中，操作數(shù)位DC0到3可作為控制信號WDC_DC0到3提供到寫入數(shù)據(jù)復制控制電路(例如寫入數(shù)據(jù)復制控制電路30)。替代地，在一些實施例中，操作數(shù)位DC0到3可在框406被提供寫入命令而非在框404被提供CAS命令。
在框406，可執(zhí)行提供寫入命令的步驟。接著，存儲器可響應于寫入命令而執(zhí)行寫入操作。至少部分基于操作數(shù)位DC0到3的值，針對一些突發(fā)循環(huán)，可執(zhí)行非數(shù)據(jù)復制寫入操作，且針對其它突發(fā)循環(huán)，可執(zhí)行寫入數(shù)據(jù)復制操作。
圖5是根據(jù)本公開的實施例的存儲器操作的時序圖500。時序圖500說明可在本公開的一些實施例中執(zhí)行包含寫入數(shù)據(jù)復制及非數(shù)據(jù)復制寫入操作兩者的寫入操作的方式的實例。在一些實施例中，時序圖500中描繪的存儲器操作可由半導體裝置10及/或半導體裝置200執(zhí)行。
時序圖500的第一行說明差分時鐘信號CK_c及CK_t。差分時鐘信號CK_c及CK_t的交叉點可為用于時序存儲器操作的時鐘信號的上升及下降沿。差分時鐘信號的上升沿由箭頭502指示。時序圖500的第二行說明命令地址信號CA。第三行說明對應于DQ墊DQ0的數(shù)據(jù)線(例如數(shù)據(jù)線DQ0)。第四行說明對應于DQ墊DQ7到1的數(shù)據(jù)線(例如數(shù)據(jù)線DQ7到1)。針對對應于DQ7到1的數(shù)據(jù)線說明單個時間線，因為這些數(shù)據(jù)線的操作可基本上相同。第五行說明對應于DQ墊DQ8的數(shù)據(jù)線(例如數(shù)據(jù)線DQ8)且第六行說明對應于數(shù)據(jù)墊DQ15到9的數(shù)據(jù)線(例如數(shù)據(jù)線DQ15到9)。針對對應于DQ15到9的數(shù)據(jù)線說明單個線，因為這些數(shù)據(jù)線的操作可基本上相同。雖然時序圖500中說明的存儲器操作指示存儲器裝置具有16個數(shù)據(jù)線DQ15到0，但在其它實施例中，執(zhí)行存儲器操作的存儲器裝置可具有更多或更少數(shù)據(jù)線(例如8、32)。
在圖5中展示的實例操作中，突發(fā)包含4個突發(fā)循環(huán)，其中突發(fā)循環(huán)中的每一者包含8個節(jié)拍。在本實例中，跨數(shù)據(jù)線DQ7到0的數(shù)據(jù)在第一突發(fā)循環(huán)及第三突發(fā)循環(huán)內相同。即，跨數(shù)據(jù)線DQ7到0的數(shù)據(jù)的第一字節(jié)與數(shù)據(jù)的第三字節(jié)相同。跨數(shù)據(jù)線DQ15到8的數(shù)據(jù)在第一突發(fā)循環(huán)及第三突發(fā)循環(huán)內相同。如先前指出，盡管本文中提供的實例具有包含32個節(jié)拍的突發(fā)，但在其它實施例中，突發(fā)可具有不同數(shù)目個節(jié)拍及/或不同數(shù)目個突發(fā)循環(huán)。
在或大約在時間T-1，可提供CAS命令。CAS命令可包含操作數(shù)位DC0到3。在一些實施例中，操作數(shù)位DC0到3可經(jīng)提供有時鐘信號CK_t的下降沿。在圖5中展示的實例中，DC0＝1，DC1＝0，DC2＝1，且DC3＝0。在此實例中，CAS命令的操作數(shù)位指示響應于后續(xù)寫入命令，寫入數(shù)據(jù)復制操作應在突發(fā)的第一及第三突發(fā)循環(huán)內執(zhí)行且非數(shù)據(jù)復制寫入操作應在突發(fā)的第二及第四突發(fā)循環(huán)內執(zhí)行。
在或大約在時間T0，可提供寫入命令。在寫入等待時間(WL)之后，在或大約在時間Ta1，在可為從約時間Ta1到時間Ta2的第一突發(fā)循環(huán)內，寫入數(shù)據(jù)復制操作可響應于DC0＝1而執(zhí)行。在寫入數(shù)據(jù)復制操作期間，寫入到存儲器的數(shù)據(jù)可從數(shù)據(jù)線DQ0及數(shù)據(jù)線DQ8提供到存儲器。從數(shù)據(jù)線DQ0提供的數(shù)據(jù)作為對應于數(shù)據(jù)線DQ7到1的數(shù)據(jù)復制及寫入到存儲器，且從數(shù)據(jù)線DQ8提供的數(shù)據(jù)作為對應于數(shù)據(jù)線DQ15到9的數(shù)據(jù)寫入到存儲器。來自數(shù)據(jù)線DQ7到1及數(shù)據(jù)線DQ15到9的數(shù)據(jù)沒有提供到存儲器，即使此數(shù)據(jù)存在于對應DQ墊處。在本公開的一些實施例中，經(jīng)配置以從DQ7到1及DQ15到9接收數(shù)據(jù)的存儲器的總線中的數(shù)據(jù)線在第一突發(fā)循環(huán)期間無需驅動。
在可從約時間Ta2到時間Ta3的第二突發(fā)循環(huán)內，非數(shù)據(jù)復制寫入操作可響應于DC1＝0而執(zhí)行。在寫入操作期間，寫入到存儲器的數(shù)據(jù)可從所有數(shù)據(jù)線DQ15到0提供到存儲器。經(jīng)配置以從所有數(shù)據(jù)線DQ15到0接收數(shù)據(jù)的存儲器的數(shù)據(jù)總線的所有線可在第二突發(fā)循環(huán)期間驅動。
在可從約時間Ta3到時間Ta4的第三突發(fā)循環(huán)內，寫入數(shù)據(jù)復制操作可響應于DC2＝1而執(zhí)行。類似于第一突發(fā)循環(huán)，來自數(shù)據(jù)線DQ7到1及數(shù)據(jù)線DQ15到9的數(shù)據(jù)沒有提供到存儲器。確切來說，來自數(shù)據(jù)線DQ0的數(shù)據(jù)作為對應于數(shù)據(jù)線DQ7到1的數(shù)據(jù)寫入到存儲器且從數(shù)據(jù)線DQ8提供的數(shù)據(jù)作為對應于數(shù)據(jù)線DQ15到9的數(shù)據(jù)寫入到存儲器。在本公開的一些實施例中，經(jīng)配置以從DQ7到1及DQ15到9接收數(shù)據(jù)的存儲器的數(shù)據(jù)總線在第三突發(fā)循環(huán)期間無需驅動。
在可從約時間Ta4到時間Ta5的第四突發(fā)循環(huán)內，非數(shù)據(jù)復制寫入操作可響應于DC3＝0而執(zhí)行。類似于第二突發(fā)循環(huán)，待寫入到存儲器的數(shù)據(jù)可從所有數(shù)據(jù)線DQ15到0提供到存儲器。在第四突發(fā)循環(huán)期間，經(jīng)配置以從所有數(shù)據(jù)線DQ15到0接收數(shù)據(jù)的存儲器的所有數(shù)據(jù)總線可被驅動。
盡管圖5中展示的實例展示在突發(fā)的每一突發(fā)循環(huán)內在非數(shù)據(jù)復制與寫入數(shù)據(jù)復制操作之間交替的存儲器操作，但可執(zhí)行操作的任何組合。舉例來說，非數(shù)據(jù)復制寫入操作或寫入數(shù)據(jù)復制操作可在所有突發(fā)循環(huán)內執(zhí)行。在另一實例中，寫入數(shù)據(jù)復制操作可在前兩個突發(fā)循環(huán)內執(zhí)行且非數(shù)據(jù)復制寫入操作可在后兩個突發(fā)循環(huán)內執(zhí)行。在另一實例中，非數(shù)據(jù)復制寫入操作可在第一突發(fā)循環(huán)內執(zhí)行且寫入數(shù)據(jù)復制操作可在剩余三個突發(fā)循環(huán)內執(zhí)行。
在圖5中展示的實例中，一個數(shù)據(jù)線用于提供跨八個數(shù)據(jù)線重復的數(shù)據(jù)(例如用于DQ7到0的DQ0及用于DQ15到8的DQ8)。然而，可使用用于提供重復數(shù)據(jù)的其它組合。舉例來說，一個數(shù)據(jù)線可用于提供跨四個數(shù)據(jù)線重復的數(shù)據(jù)。在另一實例中，一個數(shù)據(jù)線可用于提供跨十六個數(shù)據(jù)線重復的數(shù)據(jù)。此外，在圖5中展示的實例中，操作數(shù)位DC0到3用于指定數(shù)據(jù)線DQ7到0及DQ15到8的突發(fā)循環(huán)的寫入操作的類型。在本公開的一些實施例中，更多或更少操作數(shù)位可包含于CAS命令中以提供更大粒度來指定寫入命令的寫入操作的類型。舉例來說，在本公開的一些實施例中，CAS命令包含用于指定與數(shù)據(jù)線DQ15到8的突發(fā)循環(huán)分離的數(shù)據(jù)線DQ7到0的突發(fā)循環(huán)的寫入操作的類型的操作數(shù)位。
圖6是根據(jù)本公開的實施例的DQ墊到半導體裝置中的存儲器單元陣列之間的數(shù)據(jù)路徑的示意圖600。針對上下文還展示半導體裝置的選擇組件。在一些實施例中，示意圖600中展示的數(shù)據(jù)路徑及組件可包含于半導體裝置10及/或半導體裝置200中。在圖6中展示的實例中，存在對應于八個DQ墊DQ7到0的八個數(shù)據(jù)線(例如數(shù)據(jù)線DQ7到0)。然而，如圖1、2及5中展示，在其它實施例中，可存在其它數(shù)目個數(shù)據(jù)線(例如4、16、32)。應理解，每一數(shù)據(jù)線DQ7到1具有到存儲器陣列的相應數(shù)據(jù)路徑。然而，為簡單起見，針對數(shù)據(jù)線DQ1到7說明一個路徑，因為數(shù)據(jù)線DQ7到1的數(shù)據(jù)路徑的操作可基本上相同。
如圖6中展示，在寫入操作(非數(shù)據(jù)復制寫入操作或寫入數(shù)據(jù)復制操作)期間，來自DQ0的數(shù)據(jù)可通過緩沖器602提供到解串器608。來自DQ0的數(shù)據(jù)可經(jīng)提供為一系列位(例如32個位)。解串器608可從DQ0接收一系列位且將位并行輸出到數(shù)據(jù)總線DBUS上。在一些實施例中，DBUS的寬度可為多個位且可匹配解串器608的輸出的寬度。在其中解串器接收32個位的實例中，DQ0的DBUS可為32位總線。類似于參考圖2描述的內容，DBUS可經(jīng)由緩沖器616將數(shù)據(jù)提供到全局數(shù)據(jù)總線GBUS。GBUS可經(jīng)由緩沖器618將數(shù)據(jù)提供到適當主數(shù)據(jù)總線MBUS，且MBUS可經(jīng)由緩沖器620將數(shù)據(jù)提供到適當局部數(shù)據(jù)總線LBUS。適當MBUS及LBUS可至少部分基于提供有寫入命令(未展示)的存儲體地址及/或列地址選擇。數(shù)據(jù)可從LBUS提供到一或多個寫入放大器622。寫入放大器622可將數(shù)據(jù)從LBUS寫入到存儲器陣列(圖6中未展示)的存儲器單元。
轉到DQ7到1，在非數(shù)據(jù)復制寫入操作期間，來自DQ7到1的數(shù)據(jù)可以類似于從DQ0提供的數(shù)據(jù)的方式提供到存儲器陣列的存儲器單元。即，來自DQ7到1的數(shù)據(jù)可經(jīng)由緩沖器604提供到解串器610，到數(shù)據(jù)總線DBUS，且經(jīng)由緩沖器624從DBUS到全局數(shù)據(jù)總線GBUS，且接著經(jīng)由緩沖器626到適當主數(shù)據(jù)總線MBUS且經(jīng)由緩沖器628到適當局部數(shù)據(jù)總線LBUS到寫入放大器632。
在本公開的一些實施例中，在解串器610之后可存在控制器614。在一些實施例中，控制器614可包含多個控制電路，例如，對應于DQ7到1的每一數(shù)據(jù)線一個。在其它實施例中，可存在多個控制器614，對應于DQ7到1的每一數(shù)據(jù)線一個。在一些實施例中，控制器614可包含于寫入數(shù)據(jù)復制控制電路中，例如圖1中展示的寫入數(shù)據(jù)復制控制電路30。在一些實施例中，控制器614可由有效WDC_E信號啟用。在一些實施例中，WDC_E信號可由模式寄存器提供，例如模式寄存器46。當控制器614停用(例如，WDC_E無效)時，來自DQ7到1的數(shù)據(jù)在寫入操作期間沿著相應數(shù)據(jù)路徑傳遞。當控制器614啟用(例如，WDC_E有效)時，控制器614可至少部分基于由控制器614接收的控制信號WDC DC0_3控制。在一些實施例中，WDC DC0_3可由命令解碼器提供，例如命令解碼器34。控制信號WDC DC0_3可基于包含于存取命令或寫入命令中的操作數(shù)位，如先前參考圖4及5描述。
控制信號WDC DC0_3可響應于寫入命令而指示在突發(fā)的特定突發(fā)循環(huán)期間執(zhí)行非數(shù)據(jù)復制寫入操作還是寫入數(shù)據(jù)復制操作。當WDC DC0_3指示將在突發(fā)循環(huán)期間執(zhí)行非數(shù)據(jù)復制寫入操作時，控制器614可保持無效且來自DQ7到1的數(shù)據(jù)可沿著相應數(shù)據(jù)路徑提供到存儲器陣列。即，DQ7到1的DBUS、GBUS、MBUS及LBUS數(shù)據(jù)路徑的數(shù)據(jù)線經(jīng)驅動以在突發(fā)循環(huán)期間從所有DQ墊提供數(shù)據(jù)。當WDC DC0_3指示將在突發(fā)循環(huán)期間執(zhí)行寫入數(shù)據(jù)復制操作時，控制器614可有效且防止DQ7到1的DBUS、GBUS、MBUS及/或LBUS的數(shù)據(jù)線在所述突發(fā)循環(huán)內驅動。在一些實施例中，控制器614可使數(shù)據(jù)線維持在先前狀態(tài)(例如，使數(shù)據(jù)線保持在高或低狀態(tài))。
控制器630可沿著對應于DQ7到1的LBUS包含或包含于所述LBUS之后。在一些實施例中，控制器630可包含多個控制電路，例如，對應于DQ7到1的每一數(shù)據(jù)線一個。在其它實施例中，可存在多個控制器630，對應于DQ7到1的每一數(shù)據(jù)線一個。在一些實施例中，控制器630可包含于寫入數(shù)據(jù)復制控制電路中，例如圖1中展示的寫入數(shù)據(jù)復制控制電路30。在一些實施例中，控制器630可由有效WDC_E信號啟用。當控制器630停用(例如，WDC_E無效)時，來自DQ7到1的數(shù)據(jù)在寫入操作期間沿著所有LBUS傳遞到寫入放大器632。當控制器630啟用(例如，WDC_E有效)時，第二控制器630可至少部分基于由控制器630接收的控制信號WDC DC0_3控制。
當WDC DC0_3指示將在突發(fā)循環(huán)期間執(zhí)行非數(shù)據(jù)復制寫入操作時，來自DQ7到1的數(shù)據(jù)可沿著相應數(shù)據(jù)路徑提供到寫入放大器632以在突發(fā)循環(huán)內存儲于存儲器陣列的存儲器單元中。即，控制器630可保持無效。當WDC DC0_3指示將在突發(fā)循環(huán)期間執(zhí)行寫入數(shù)據(jù)復制操作時，控制器630有效且可從對應于DQ0的LBUS接收數(shù)據(jù)且將數(shù)據(jù)從DQ0 LBUS提供到與DQ7到1相關聯(lián)的寫入放大器632以在所述突發(fā)循環(huán)內寫入到存儲器陣列。
因此，在一些實施例中，在寫入復制數(shù)據(jù)操作期間，需要驅動對應于DQ0的數(shù)據(jù)路徑的DBUS、GBUS、MBUS及/或LBUS以將DQ7到0的數(shù)據(jù)傳輸?shù)酱鎯ζ麝嚵小４丝稍试S在一些寫入操作期間降低功耗。
在圖6中展示的實施例中，半導體裝置可進一步包含數(shù)據(jù)掩碼反轉(DMI)引腳。DMI引腳可提供掩碼信號，其可包含串行提供的多個位。來自DMI引腳的掩碼信號可以類似于從DQ0提供的數(shù)據(jù)的方式提供到寫入放大器622及632。即，掩碼信號可經(jīng)由緩沖器606提供到解串器612到數(shù)據(jù)總線DBUS，且經(jīng)由緩沖器634從DBUS到全局數(shù)據(jù)總線GBUS，且接著經(jīng)由緩沖器636到適當主數(shù)據(jù)總線MBUS且經(jīng)由緩沖器638到適當局部數(shù)據(jù)總線LBUS到寫入放大器622及632。當掩碼信號有效時，寫入放大器622及632可停用。當停用時，寫入放大器622及632無法在寫入操作期間將來自LBUS的數(shù)據(jù)寫入到存儲器單元。即，有效掩碼信號可致使寫入放大器622及632“忽略”所接收的數(shù)據(jù)。因此，可保存存儲器單元中的現(xiàn)存數(shù)據(jù)。當掩碼信號無效時，寫入放大器622及632可在寫入操作期間將來自LBUS的數(shù)據(jù)寫入到存儲器單元。掩碼信號可允許對存儲器單元進行更強針對性寫入。即，不是每個由寫入命令指示的存儲器單元需要響應于寫入命令而在寫入操作期間寫入。在一些實施例中，DMI引腳可在其它存儲器操作期間用于其它目的。舉例來說，DMI引腳可用于在圖9中展示的讀取操作期間提供奇偶校驗數(shù)據(jù)。
圖7是根據(jù)本公開的實施例的DQ墊到半導體裝置中的存儲器單元陣列之間的數(shù)據(jù)路徑的示意圖700。針對上下文還展示半導體裝置的選擇組件。在一些實施例中，示意圖700中展示的數(shù)據(jù)路徑及組件可包含于半導體裝置10及/或半導體裝置200中。圖7展示相同于圖6中的數(shù)據(jù)路徑及組件的許多數(shù)據(jù)路徑及組件，例如DQ7到0、DMI、解串器708、710、712、緩沖器702、704、706、716、718、720、724、726、728、734、736、738、DBUS、GBUS、MBUS、LBUS、第一及第二控制器714、730及寫入放大器722、732。這些數(shù)據(jù)路徑及組件可以基本上相同于圖6中展示的對應數(shù)據(jù)路徑及組件的方式布置及操作。因此，為簡潔起見，這些數(shù)據(jù)路徑及組件及其操作在此將不再論述。
在一些實施例中，半導體裝置可包含錯誤校正特征。在圖7中展示的實例中，可包含錯誤校正碼(ECC)電路，更明確來說，ECC解碼器電路744。在一些實施例中，ECC解碼器電路744可分析由解串器708、710、712從DQ7到0、DMI提供的數(shù)據(jù)且將經(jīng)校正數(shù)據(jù)提供到DBUS的數(shù)據(jù)線。在一些實施例中，此可減少錯誤數(shù)據(jù)寫入到存儲器陣列。
對應于提供于DQ7到0、DMI上的數(shù)據(jù)的奇偶校驗數(shù)據(jù)可提供于奇偶校驗/RDQS引腳上，經(jīng)由緩沖器740到解串器742。經(jīng)解串奇偶校驗數(shù)據(jù)可經(jīng)由經(jīng)解串奇偶校驗數(shù)據(jù)共享且用于讀取數(shù)據(jù)選通(RDQS)的數(shù)據(jù)總線提供到ECC解碼器電路744。奇偶校驗/RDQS引腳可為多用途引腳。在寫入操作期間，奇偶校驗/RDQS引腳可用于提供奇偶校驗數(shù)據(jù)。然而，在讀取操作期間，奇偶校驗/RDQS引腳可用于在圖9中展示的讀取操作期間選通數(shù)據(jù)的時鐘信號。
除奇偶校驗數(shù)據(jù)之外，ECC解碼器電路744還可從模式寄存器接收WDC_E信號及從命令解碼器接收控制信號WDC DC0_3。當WDC_E信號無效及/或WDC DC0_3指示將在突發(fā)循環(huán)內執(zhí)行非數(shù)據(jù)復制寫入操作時，ECC解碼器電路744可基于在所述突發(fā)循環(huán)內從解串器742接收的奇偶校驗數(shù)據(jù)對從解串器708及710提供的數(shù)據(jù)執(zhí)行錯誤校正計算。經(jīng)校正數(shù)據(jù)可從ECC解碼器電路744跨所有數(shù)據(jù)路徑(例如，用于DQ7到0)提供到寫入放大器722及732。
當WDC_E信號有效且控制信號WDC DC0_3指示將在突發(fā)循環(huán)內執(zhí)行寫入數(shù)據(jù)復制操作時，ECC解碼器電路744可基于在所述突發(fā)循環(huán)內從解串器742接收的奇偶校驗數(shù)據(jù)對從解串器708提供的數(shù)據(jù)執(zhí)行錯誤校正計算。即，ECC解碼器電路744可對從DQ0提供的數(shù)據(jù)執(zhí)行錯誤校正。ECC解碼器電路744可沿著對應于DQ0的數(shù)據(jù)路徑將經(jīng)校正數(shù)據(jù)提供到寫入放大器722。然而，如參考圖6論述，第二控制器730可將經(jīng)校正數(shù)據(jù)從用于DQ0的數(shù)據(jù)路徑提供到寫入放大器732。因此，在一些實施例中，在寫入數(shù)據(jù)復制操作期間，ECC解碼器電路744可執(zhí)行更少錯誤校正計算，此在一些應用中可降低功耗。
在一些實施例中，在寫入數(shù)據(jù)復制操作期間，控制器714可在用于DQ7到1的輸入處將全零提供到ECC解碼器電路744。在這些實施例中，ECC解碼器電路744可基于DQ0數(shù)據(jù)及全零DQ1到7輸入及從奇偶校驗/RDQS引腳提供的奇偶校驗數(shù)據(jù)執(zhí)行計算。在一些實施例中，盡管ECC解碼器電路744在DQ1到7上接收輸入(例如全零)，但緩沖器724、726及728可保持無效且控制器730可將數(shù)據(jù)從用于DQ0的數(shù)據(jù)路徑復制到寫入放大器732。因此，在一些實施例中，可節(jié)省電力，因為緩沖器724、726及728無需驅動。
圖8是根據(jù)本公開的實施例的DQ墊到半導體裝置中的存儲器單元陣列之間的數(shù)據(jù)路徑的示意圖800。針對上下文還展示半導體裝置的選擇組件。在一些實施例中，示意圖800中展示的數(shù)據(jù)路徑及組件可包含于半導體裝置10及/或半導體裝置200中。圖8展示相同于圖6及7中的數(shù)據(jù)路徑及組件的許多數(shù)據(jù)路徑及組件，例如DQ7到0、DMI、奇偶校驗引腳、解串器808、810、812、842、緩沖器802、804、806、816、818、820、824、826、828、834、836、838、840、DBUS、GBUS、MBUS、LBUS、用于RDQS的DBUS、第一及第二控制器814、830、寫入放大器822、832及ECC解碼器電路844。這些數(shù)據(jù)路徑及組件可以基本上相同于圖6及7中展示的對應數(shù)據(jù)路徑及組件的方式布置及操作。因此，為簡潔起見，這些數(shù)據(jù)路徑及組件及其操作在此將不再論述。
在一些實施例中，半導體裝置可包含錯誤校正特征。在圖8中展示的實例中，可包含錯誤校正碼(ECC)電路，更明確來說，ECC編碼器電路846。在一些實施例中，ECC編碼器電路846可接收在寫入操作期間從寫入放大器822及832寫入到存儲器陣列的數(shù)據(jù)且產(chǎn)生對應于寫入到存儲器陣列的數(shù)據(jù)的奇偶校驗數(shù)據(jù)。由ECC編碼器電路846產(chǎn)生的奇偶校驗數(shù)據(jù)可提供到存儲器陣列用于存儲(未展示)。在一些實施例中，奇偶校驗數(shù)據(jù)可與寫入到存儲器陣列的數(shù)據(jù)分開存儲。在一些實施例中，此可減少錯誤數(shù)據(jù)從存儲器陣列讀取。如圖8中展示，在一些實施例中，ECC編碼器電路846可以相同方式操作，不管寫入操作是非數(shù)據(jù)復制寫入操作還是寫入數(shù)據(jù)復制操作。
圖9是根據(jù)本公開的實施例的半導體裝置中的存儲器單元陣列到DQ墊之間的數(shù)據(jù)路徑的示意圖900。針對上下文還展示半導體裝置的選擇組件。在一些實施例中，示意圖900中展示的數(shù)據(jù)路徑及組件可包含于半導體裝置10及/或半導體裝置200中。在一些實施例中，示意圖900中展示的至少一些數(shù)據(jù)路徑及組件可與圖6、7及/或8中展示的數(shù)據(jù)路徑及組件組合使用。
如圖9中展示，在讀取操作期間，來自存儲器陣列(未展示)的數(shù)據(jù)可與奇偶校驗數(shù)據(jù)一起提供到ECC解碼器電路942。ECC解碼器電路942可基于奇偶校驗數(shù)據(jù)對來自存儲器陣列的數(shù)據(jù)執(zhí)行錯誤校正計算。經(jīng)校正數(shù)據(jù)可提供到讀取放大器924及932。奇偶校驗數(shù)據(jù)可提供到讀取放大器940。讀取放大器924、932及940可將數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供到局部數(shù)據(jù)總線LBUS。LBUS可經(jīng)由緩沖器922、930及938將數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供到主數(shù)據(jù)總線MBUS。MBUS可經(jīng)由緩沖器920、928及936將數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供到全局數(shù)據(jù)總線GBUS。GBUS可經(jīng)由緩沖器918及926將來自存儲器陣列的數(shù)據(jù)提供到數(shù)據(jù)總線DBUS。GBUS可將奇偶校驗數(shù)據(jù)提供到用于DMI引腳的數(shù)據(jù)總線。
來自存儲器的數(shù)據(jù)可由串行器912及914串行化。數(shù)據(jù)可經(jīng)由緩沖器904及906提供到適當數(shù)據(jù)墊DQ7到0。奇偶校驗數(shù)據(jù)可由串行器916串行化且經(jīng)由緩沖器908提供到奇偶校驗引腳。如參考圖6指出，在一些實施例中，在寫入操作期間，用于在讀取操作期間提供奇偶校驗數(shù)據(jù)的引腳用于在寫入操作期間提供掩碼信號。在一些實施例中，多用途引腳可減少半導體裝置所需的引腳及/或數(shù)據(jù)線的數(shù)目。
在讀取操作期間，讀取數(shù)據(jù)選通信號RDQS可經(jīng)由串行器910及緩沖器902提供到RDQS引腳。在一些實施例中，RDQS可由內部時鐘發(fā)生器及/或時序發(fā)生器(例如內部時鐘發(fā)生器36、時序發(fā)生器37)產(chǎn)生。如參考圖7論述，在一些實施例中，用于在讀取操作期間提供RDQS信號的引腳可用于在寫入操作期間提供奇偶校驗數(shù)據(jù)。在一些實施例中，多用途引腳可減少半導體裝置所需的引腳及/或數(shù)據(jù)線的數(shù)目。
如本文中描述，在一些實施例中，寫入數(shù)據(jù)復制操作可降低包含存儲器的半導體裝置的功耗。在一些實施例中，可利用寫入到存儲器的數(shù)據(jù)的重復特征來避免驅動一或多個數(shù)據(jù)線或其部分。
從前文將了解，盡管本文中已出于說明目的而描述本發(fā)明的特定實施例，但可在不脫離本發(fā)明的精神及范圍的情況下作出各種修改。因此，本發(fā)明只受所附權利要求書限制。
技術特征：
1.一種設備，其包括：
第一數(shù)據(jù)線，其經(jīng)配置以將第一數(shù)據(jù)傳輸?shù)酱鎯ζ麝嚵校?/p>
多個第二數(shù)據(jù)線，其經(jīng)配置以將第二數(shù)據(jù)傳輸?shù)剿龃鎯ζ麝嚵校?/p>
第一控制器，其耦合到所述多個第二數(shù)據(jù)線；及
第二控制器，其耦合到所述多個第二數(shù)據(jù)線及所述第一數(shù)據(jù)線，
其中所述第一控制器及所述第二控制器經(jīng)配置以接收啟用信號及控制信號，其中當在寫入操作期間所述啟用信號有效且所述控制信號處于第一狀態(tài)時：
所述第一控制器經(jīng)配置以防止所述第二數(shù)據(jù)從所述多個第二數(shù)據(jù)線提供到所述第二控制器，且
所述第二控制器經(jīng)配置以將所述第一數(shù)據(jù)從所述第一數(shù)據(jù)線提供到多個寫入放大器。
2.根據(jù)權利要求1所述的設備，其中當在所述寫入操作期間所述啟用信號有效且所述控制信號處于第二狀態(tài)時：
所述第一控制器經(jīng)配置以準許所述第二數(shù)據(jù)從所述多個第二數(shù)據(jù)線提供到所述第二控制器，且
所述第二控制器經(jīng)配置以將所述第二數(shù)據(jù)從所述多個第二數(shù)據(jù)線提供到所述多個寫入放大器。
3.根據(jù)權利要求1所述的設備，其進一步包括經(jīng)配置以接收所述第一數(shù)據(jù)、所述第二數(shù)據(jù)及奇偶校驗數(shù)據(jù)的錯誤校正碼(ECC)解碼器電路，其中所述ECC解碼器電路進一步經(jīng)配置以接收所述啟用信號及所述控制信號，其中當在所述寫入操作期間所述啟用信號有效且所述控制信號處于所述第一狀態(tài)時，所述ECC解碼器電路經(jīng)配置以至少部分基于所述奇偶校驗數(shù)據(jù)對所述第一數(shù)據(jù)執(zhí)行錯誤校正計算且將經(jīng)校正第一數(shù)據(jù)提供到所述第一數(shù)據(jù)線。
4.根據(jù)權利要求3所述的設備，其中當在所述寫入操作期間所述啟用信號有效且所述控制信號處于第二狀態(tài)時，所述ECC解碼器電路經(jīng)配置以至少部分基于所述奇偶校驗數(shù)據(jù)對所述第一數(shù)據(jù)及所述第二數(shù)據(jù)執(zhí)行錯誤校正計算且將經(jīng)校正第一數(shù)據(jù)提供到所述第一數(shù)據(jù)線及將經(jīng)校正第二數(shù)據(jù)提供到所述多個第二數(shù)據(jù)線。
5.根據(jù)權利要求3所述的設備，其中所述奇偶校驗數(shù)據(jù)在所述寫入操作期間提供于第一引腳上，其中所述第一引腳進一步經(jīng)配置以在讀取操作期間提供讀取數(shù)據(jù)選通信號。
6.根據(jù)權利要求1所述的設備，其進一步包括錯誤校正碼(ECC)編碼器電路，所述ECC編碼器電路經(jīng)配置以從所述多個寫入放大器接收所述第一數(shù)據(jù)或所述第二數(shù)據(jù)中的至少一者且至少部分基于所述第一數(shù)據(jù)或所述第二數(shù)據(jù)中的所述至少一者產(chǎn)生奇偶校驗數(shù)據(jù)。
7.根據(jù)權利要求1所述的設備，其進一步包括經(jīng)配置以在所述寫入操作期間提供掩碼信號的第二引腳，其中所述掩碼信號致使所述多個寫入放大器在所述掩碼信號有效時忽略所述第一數(shù)據(jù)或所述第二數(shù)據(jù)中的至少一者。
8.根據(jù)權利要求7所述的設備，其中所述第二引腳進一步經(jīng)配置以在讀取操作期間至少部分基于所述第一數(shù)據(jù)及所述第二數(shù)據(jù)提供奇偶校驗數(shù)據(jù)。
9.根據(jù)權利要求1所述的設備，其中所述第一數(shù)據(jù)線及所述多個第二數(shù)據(jù)線包含于數(shù)據(jù)總線、全局數(shù)據(jù)總線、主數(shù)據(jù)總線或局部數(shù)據(jù)總線中的至少一者中。
10.根據(jù)權利要求1所述的設備，其中所述第一控制器包含多個控制電路，所述多個控制電路中的每一者耦合到所述多個第二數(shù)據(jù)線中的不同者。
11.一種方法，其包括：
將模式寄存器寫入命令提供到存儲器以編程模式寄存器來啟用寫入數(shù)據(jù)復制操作；
將用于突發(fā)的每一突發(fā)循環(huán)的操作數(shù)位提供到所述存儲器以指示所述突發(fā)的所述突發(fā)循環(huán)中的每一者將執(zhí)行寫入數(shù)據(jù)復制操作還是非數(shù)據(jù)復制寫入操作；
將寫入命令提供到所述存儲器；及
將寫入到所述存儲器的數(shù)據(jù)提供到多個數(shù)據(jù)線。
12.根據(jù)權利要求11所述的方法，其進一步包括：
當用于所述突發(fā)的突發(fā)循環(huán)的所述操作數(shù)位指示將執(zhí)行寫入數(shù)據(jù)復制操作時，在所述突發(fā)循環(huán)期間保持所述多個數(shù)據(jù)線的子集的邏輯狀態(tài)。
13.根據(jù)權利要求11所述的方法，其中所述操作數(shù)位用所述寫入命令之前的存取命令提供。
14.根據(jù)權利要求13所述的方法，其中所述操作數(shù)位在所述存取命令期間提供于下降時鐘沿上。
15.根據(jù)權利要求10所述的方法，其中所述突發(fā)包含四個突發(fā)循環(huán)且每一突發(fā)循環(huán)包含八個節(jié)拍，且其中所述操作數(shù)位包括四個位。
16.一種存儲器，其包括：
數(shù)據(jù)總線，其經(jīng)配置以從多個數(shù)據(jù)墊接收數(shù)據(jù)；
全局數(shù)據(jù)總線，其經(jīng)配置以從所述數(shù)據(jù)總線接收所述數(shù)據(jù)；
主數(shù)據(jù)總線，其經(jīng)配置以從所述全局數(shù)據(jù)總線接收所述數(shù)據(jù)；
局部數(shù)據(jù)總線，其經(jīng)配置以從所述主數(shù)據(jù)總線接收所述數(shù)據(jù)；
多個寫入放大器，其經(jīng)配置以從所述局部數(shù)據(jù)總線接收所述數(shù)據(jù)；
第一控制器，其耦合于所述數(shù)據(jù)總線與所述多個數(shù)據(jù)墊的第一子集之間；及
第二控制器，其耦合于所述局部數(shù)據(jù)總線與所述多個寫入放大器的子集之間，其中當在寫入操作期間由啟用信號啟用且由控制信號激活時：
所述第一控制器經(jīng)配置以使對應于所述多個數(shù)據(jù)墊的所述第一子集的所述數(shù)據(jù)總線的數(shù)據(jù)線保持在先前狀態(tài)，且
所述第二控制器經(jīng)配置以從對應于所述多個數(shù)據(jù)墊的第二子集的所述局部數(shù)據(jù)總線的數(shù)據(jù)線接收數(shù)據(jù)且將所述數(shù)據(jù)提供到所述多個寫入放大器的所述子集。
17.根據(jù)權利要求16所述的存儲器，其進一步包括經(jīng)配置以提供所述啟用信號的模式寄存器。
18.根據(jù)權利要求17所述的存儲器，其中所述模式寄存器響應于提供到所述存儲器的模式寄存器寫入命令而提供所述啟用信號。
19.根據(jù)權利要求16所述的存儲器，其進一步包括經(jīng)配置以提供所述控制信號的命令解碼器。
20.根據(jù)權利要求19所述的存儲器，其中所述命令解碼器響應于用提供到所述存儲器的列地址選通命令或寫入命令中的至少一者提供的操作數(shù)位而提供所述控制信號。
技術總結
本發(fā)明公開用于將數(shù)據(jù)寫入到存儲器陣列的設備及方法。當數(shù)據(jù)跨多個數(shù)據(jù)線重復時，數(shù)據(jù)可跨總線的單個線傳送，而非跨所有所述數(shù)據(jù)線驅動所述重復數(shù)據(jù)。來自所述單個數(shù)據(jù)線的所述數(shù)據(jù)可提供到額外數(shù)據(jù)線的寫入放大器以從所有所述數(shù)據(jù)線提供寫入到所述存儲器的所述數(shù)據(jù)。在一些實例中，可對來自所述單個數(shù)據(jù)線而非所有所述數(shù)據(jù)線的數(shù)據(jù)執(zhí)行錯誤校正。
