記憶體陣列與記憶體系統(tǒng)的制作方法
1.本揭露是關于一種記憶體，特別是關于一種記憶體陣列與一種記憶體系統(tǒng)。
背景技術：
2.諸如計算機、可攜式裝置、智能電話、物聯(lián)網(wǎng)(internet of thing；iot)裝置等電子裝置的發(fā)展促使了對于記憶體裝置的需求增加。大體而言，記憶體裝置可為揮發(fā)性記憶體裝置及非揮發(fā)性記憶體裝置。揮發(fā)性記憶體裝置可在提供電力時儲存數(shù)據(jù)，但一旦切斷電力則可能丟失所儲存的數(shù)據(jù)。不同于揮發(fā)性記憶體裝置，非揮發(fā)性記憶體裝置即使在切斷電力之后亦能保留數(shù)據(jù)，但速率比揮發(fā)性記憶體裝置慢。
技術實現(xiàn)要素：
3.本揭露的一態(tài)樣是提供一種記憶體陣列，包含：第一記憶體單元組(set)與第二記憶體單元組、第一開關(group)、第二開關、以及第三開關。其中，每一記憶體單元組延伸而越過記憶體陣列的多個層，每一層包含第一記憶體單元組的記憶體單元與第二記憶體單元組的記憶體單元。第一開關包含多個開關，每一開關包含連接至第一記憶體單元子集(subset)的多個第一電極的第一電極，以及第二電極。第二開關包含多個開關，每一開關包含連接至第二記憶體單元子集的多個第一電極的第一電極，以及第二電極。第三開關包含多個開關，每一開關包含連接至第一全域位元線的第一電極，以及連接至第一開關的第二電極以及第二開關的第二電極的第二電極。
4.本揭露的另一態(tài)樣是提供一種記憶體陣列，包含：第一記憶體單元組與第二記憶體單元組、第一開關、第二開關、第三開關、以及第四開關。其中，每一記憶體單元組延伸而越過記憶體陣列的多個層，每一層包含第一記憶體單元組的記憶體單元與第二記憶體單元組的記憶體單元。第一開關包含多個開關，每一開關包含第一電極，以及連接至全域選擇線的第二電極。第二開關包含多個開關，每一開關包含：第一電極，以及連接至全域選擇線的第二電極。第三開關包含多個開關，每一開關包含：連接至第一開關的第一電極的第一電極，以及連接至第一記憶體單元子集的多個第一電極的第二電極。第四開關包含多個開關，每一開關包含：連接至第二開關的第一電極的第一電極，以及連接至第二記憶體單元子集的多個第一電極的第二電極。
5.本揭露的又一態(tài)樣是提供一種記憶體系統(tǒng)，包含記憶體陣列以及控制器。其中，記憶體陣列包含：具有多個開關的第一開關；具有耦接至第一區(qū)域選擇線的多個第一電極與耦接至第一開關的開關的多個第二電極的第一記憶體單元組；以及具有耦接至第二區(qū)域選擇線的多個第一電極與耦接至第一開關的開關的多個第二電極的第二記憶體單元組?？刂破魇沁B接至此記憶體陣列，且控制器是用以捺跳(toggle)第一開關的這些開關中的至少一開關，以電性耦接全域位元線至第一記憶體單元組的第二電極。
附圖說明
6.下文參考以下附圖或示圖詳細地描述本解決方案的各個示例性實施例。僅出于圖示的目的提供示圖，且示圖僅描繪本解決方案的示例性實施例，以便于讀者理解本解決方案。因此，示圖不應限制本解決方案的廣度、范疇或適用性。應指出，出于清晰及易于圖示的目的，這些示圖未按比例繪制。
7.圖1是根據(jù)本揭露的一實施例的記憶體系統(tǒng)的示意圖；
8.圖2是根據(jù)本揭露的一實施例的三維記憶體陣列的示意圖；
9.圖3a是根據(jù)一實施例的三維記憶體陣列210的部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線(global bit line；gbl)及全域選擇線(global select line；gsl)以降低電容負載的開關；
10.圖3b是根據(jù)一實施例的三維記憶體陣列210的部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線gbl以降低電容負載的開關；
11.圖3c是根據(jù)一實施例的三維記憶體陣列210的部分的示意圖，此三維記憶體陣列210包含耦接至區(qū)域選擇線lsl以降低電容負載的開關；
12.圖4是根據(jù)一實施例的三維記憶體陣列400的部分的示意圖，此三維記憶體陣列400包含將位元格陣列分成多個單元以降低電容負載的開關；
13.圖5是根據(jù)一實施例的三維記憶體陣列500的部分的示意圖，此三維記憶體陣列500包含設計為用于bl/sl驅動器增強的一或多者的選擇器輸入及選擇器輸出；
14.圖6是根據(jù)一些實施例的存取及/或操作記憶體單元及/或記憶體陣列的方法的流程圖；
15.圖7是根據(jù)本揭露的一些實施例的計算系統(tǒng)700的例示性方塊圖。
16.【符號說明】
17.100：記憶體系統(tǒng)
18.105：記憶體控制器
19.110：時序控制器
20.112：位元線控制器
21.114：柵極線控制器
22.120：記憶體陣列
23.125：記憶體單元
24.210a、210n-1、210n：記憶體陣列
25.310[00]、310[01]、310[02]、310[03]、310[04]、310[05]、310[06]、310[07]、310[08]：記憶體單元的子集
[0026]
400、500：記憶體陣列
[0027]
402、410、418、426、434、502、510、516、524：選擇器輸出
[0028]
404、408、412、416、420、424、428、432、504、508、512、514、518、522:選擇器輸入
[0029]
406、414、422、430、506、520：位元格陣列
[0030]
600：方法
[0031]
602、604、606、608、610：操作
[0032]
700：計算系統(tǒng)
[0033]
705：主機裝置
[0034]
710：記憶體裝置
[0035]
715：輸入裝置
[0036]
720：輸出裝置
[0037]
725a、725b、725c：接口
[0038]
730a、730n：中央處理單元核心
[0039]
735：標準單元應用
[0040]
740：記憶體控制器
[0041]
745：記憶體陣列
[0042]
bl、bl0、bl1、bl2、blk：位元線
[0043]
gbl[0]：全域位元線
[0044]
gl0、gl1、gl2、glj：柵極線
[0045]
gsl[0]：全域選擇線
[0046]
lbl_l[0]、lbl_r[0]：區(qū)域位元線
[0047]
lsl_l[0]、lsl_r[0]：區(qū)域選擇線
[0048]
m：記憶體單元
[0049]
set_l、set_r：第一記憶體單元組
[0050]
ss1_l、ss1_r：第一垂直串開關
[0051]
ss2_l、ss2_r：第二垂直串開關
[0052]
sb_l、sb_c、sb_r：開關
[0053]
sl：選擇線
[0054]
wl：字元線
具體實施方式
[0055]
以下揭露提供用于實現(xiàn)所提供標的物的不同特征的許多不同的實施例或實例。為簡化本揭露，下文描述元件和布置的特定實例。當然，這些僅為實例，且不意欲具有限制性。舉例而言，在下文的描述中，在第二特征上方或其上形成第一特征可包含第一及第二特征直接相接觸而形成的實施例，亦可包含第一及第二特征之間形成額外特征以使得第一及第二特征可不直接相接觸的實施例。此外，本揭露可在各個實例中重復元件符號及/或字母。這種重復是出于簡潔和清晰的目的，且本身并未規(guī)定所論述的各個實施例及/或構造具有關系。
[0056]
另外，為便于描述，在本文可使用諸如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”及類似者的空間相對性術語，以表述如圖中所示的一元件或特征與另一(或另一些)元件或特征的關系。除附圖中所描繪的定向外，空間相對性術語意欲涵蓋使用中或操作中裝置的不同定向。設備可以其他方式經(jīng)定向(旋轉90度或以其他定向)，因此可同樣地解讀本文中使用的空間相對性描述詞。
[0057]
根據(jù)一些實施例，記憶體系統(tǒng)包含一或多個開關(有時稱為“選擇柵極”)以耦接(couple)或去耦接(decouple)區(qū)域線與全域線。區(qū)域線可為連接至二個或多個記憶體單元的金屬軌道。舉例而言，區(qū)域線可為連接至記憶體單元的第一電極(例如：漏極(或源極)電
極)的區(qū)域選擇線(例如：圖3a中的lsl[00])。舉例而言，區(qū)域線可為連接至記憶體單元的第二電極(例如：源極(或漏極)電極)的區(qū)域位元線(例如：圖3a中的lbl[00])。全域線可為金屬軌道，其可通過開關電性耦接至一或多個所選擇的區(qū)域線。舉例而言，全域線可為全域選擇線(例如圖3a中的gsl[0])，其可通過開關電性耦接至二個或多個區(qū)域選擇線。舉例而言，全域線可為全域位元線(例如：圖3a中的gbl[0])，其可通過開關電性耦接至二個或多個區(qū)域位元線。
[0058]
有利地，采用所揭露的開關的記憶體系統(tǒng)可具有若干益處。在一態(tài)樣中，全域線與區(qū)域線之間的開關可單獨地配置或操作以電性耦接或去耦接各別的區(qū)域線與全域線。通過耦接所選擇的區(qū)域線至全域線，連接至所選擇的區(qū)域線的一組記憶體單元的子集可電性耦接至全域線，而連接至未選擇的區(qū)域線的此組記憶體單元的另一子集可從全域線電性去耦接。由此，全域線可具有對應至此組記憶體單元的所選擇的子集的電容負載，而非對應至整組記憶體單元的電容負載。據(jù)此，具有許多記憶體單元的記憶體單元組可通過全域線來配置或操作以具有對應至記憶體單元組的子集的低電容負載。
[0059]
通過降低電容負載，記憶體系統(tǒng)的運行速率可被提升，同時降低記憶體系統(tǒng)的電力消耗。此外，本揭露的技術及/或特征亦可提高位元線及/或選擇線之間的屏蔽，并且降低布線復雜性。
[0060]
以下針對記憶體架構進行更進一步地敘述。
[0061]
圖1是根據(jù)本揭露的實施例的記憶體系統(tǒng)100的示意圖。在一些實施例中，記憶體系統(tǒng)100是實施為集成電路。在一些實施例中，記憶體系統(tǒng)100包含記憶體控制器105與記憶體陣列120。記憶體陣列120可包含以二維或三維陣列排列的多個儲存電路或記憶體單元125。每一記憶體單元125可連接至對應的柵極線gl與對應的位元線bl。每一柵極線gl可包含任何導電性材料。記憶體控制器105可通過柵極線gl與位元線bl并根據(jù)電子信號寫入數(shù)據(jù)至記憶體陣列120或自記憶體陣列120讀取數(shù)據(jù)。在其他實施例中，記憶體系統(tǒng)100包含相較圖1中所示的元件較多或較少或相等數(shù)量的元件。
[0062]
記憶體陣列120為儲存數(shù)據(jù)的硬件元件。在一態(tài)樣中，記憶體陣列120是實施為半導體記憶體裝置。記憶體陣列120包含多個儲存電路或記憶體單元125。在一些實施例中，記憶體陣列120包含柵極線gl0、gl1...glj，每一柵極線沿第一方向延伸，以及包含位元線bl0、bl1...blk，每一位元線沿第二方向延伸。柵極線gl與位元線bl可為導電性金屬或導電性軌道。每一柵極線gl可包含字元線與控制線。在一態(tài)樣中，每一記憶體單元125是連接至對應的柵極線gl與對應的位元線bl，且可通過對應的柵極線gl與對應的位元線bl并根據(jù)電壓或電流來操作。在一態(tài)樣中，每一記憶體單元125可為非揮發(fā)性記憶體單元。在一些實施例中，記憶體陣列120包含額外的線(例如：感測線、參考線、參考控制線、或電力軌道等)。
[0063]
記憶體控制器105為控制記憶體陣列125的操作的硬件元件。在一些實施例中，記憶體控制器105包含位元線控制器112、柵極線控制器114、以及及時序控制器110。在一配置中，柵極線控制器114是通過記憶體陣列120的一或多個柵極線gl來提供電壓或電流的電路。在一態(tài)樣中，位元線控制器112是通過記憶體陣列120的一或多個位元線bl來提供電壓或電流的電路，且通過一或多個感測線感測來自記憶體陣列120的電壓或電流。在一配置中，時序控制器110為一電路，其向柵極線控制器114與位元線控制器112提供控制信號或時脈信號，以同步化位元線控制器112與柵極線控制器114的操作。位元線控制器112可連接至
記憶體陣列120的位元線bl與感測線，柵極線控制器114可連接至記憶體陣列120的柵極線gl。在一實例中，為將數(shù)據(jù)寫入至記憶體單元125，柵極線控制器114通過連接至記憶體單元125的柵極線gl對記憶體單元125施加電壓或電流，且位元線控制器112通過連接至記憶體單元125的位元線bl對記憶體單元125施加對應于待儲存數(shù)據(jù)的電壓或電流。在一實例中，為了從記憶體單元125讀取數(shù)據(jù)，柵極線控制器114通過連接至記憶體單元125的柵極線gl對記憶體單元125施加電壓或電流，且位元線控制器112通過連接至記憶體單元125的感測線或位元線感測對應于由記憶體單元125所儲存的數(shù)據(jù)的電壓或電流。在一些實施例中，記憶體控制器105包含相較圖1中所示的元件較多、較少或不等數(shù)量的元件。
[0064]
圖2是根據(jù)一實施例的三維記憶體陣列210a...210n的示意圖。在一些實施例中，記憶體陣列120包含記憶體陣列210a...210n。每一記憶體陣列210包含以三維陣列排列的多個記憶體單元125。在一些實施例中，每一記憶體陣列210可包含同樣數(shù)量的記憶體單元125。在一些實施例中，二個或多個記憶體陣列210可包含不同數(shù)量的記憶體單元125。在一配置中，記憶體陣列210a...210n沿著z方向堆疊。每一記憶體陣列210可具有在記憶體陣列210的一側上的位元線bl以及具有在記憶體陣列210的相對側上的選擇線sl。在一些實施例中，二個相鄰的記憶體陣列210可共用選擇線sl。在一些實施例中，二個相鄰的記憶體陣列210可共用位元線bl。舉例而言，記憶體陣列210n-1、210n共用一組選擇線sl或電性耦接至此組選擇線sl。舉例而言，記憶體陣列210n-2、210n-1共用一組位元線bl或電性耦接至此組位元線bl。通過共用選擇線sl及/或位元線bl，可減少以通過選擇線sl及/或位元線bl來施加信號的記憶體控制器105的驅動器的數(shù)量，以實現(xiàn)面積效率。在一些實施例中，記憶體陣列120包含額外的記憶體陣列，其可具有與圖2中所示的選擇線sl及/或位元線bl不同的選擇線sl及/或位元線bl。
[0065]
以下針對具有嵌入式開關的記憶體系統(tǒng)進行更進一步地敘述。
[0066]
圖3a是根據(jù)一實施例的三維記憶體陣列210的部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線gbl與全域選擇線gsl以降低電容負載的開關(有時稱為“選擇器”)。在圖3a中，記憶體陣列可包含(例如：嵌入、植入或內(nèi)固式)開關ss_l的組(有時稱為“開關ss_l”)、開關ss_r的組(有時稱為“開關ss_r”)及/或開關sb的組(有時稱為“開關sb”)。記憶體陣列210可包含第一記憶體單元組(例如：圖3a中以“set_l”所示)以及第二記憶體單元組(例如：圖3a中以“set_r”所示)。在一配置中，第一記憶體單元組包含記憶體單元的子集310[00]...310[03]，其可經(jīng)由開關sb的組電性耦接至沿著y方向延伸的全域位元線gbl[0]，且經(jīng)由開關ss_l的組耦接至亦沿著y方向延伸的全域選擇線gsl[0]。在一配置中，第二記憶體單元組包含記憶體單元的子集310[04]...310[08]，其可經(jīng)由開關sb的組電性耦接至全域位元線gbl[0]，且經(jīng)由開關ss_r的組耦接至全域選擇線gsl[0]。
[0067]
記憶體單元的每一子集310可包含沿z方向設置的f個數(shù)量的記憶體單元m(例如：圖1中的記憶體單元125)，其中f亦對應于記憶體210中平層(floors)或層(layers)的總數(shù)。每一組記憶體單元(例如：set_r、set_l)可包含比圖3a中沿著y方向所示的數(shù)量更多的記憶體單元子集310。記憶體陣列210可包含比圖3a中沿著x方向堆疊所示的數(shù)量更多的記憶體單元組。通過如圖3a中所示來排列記憶體單元，可增加記憶體陣列210的儲存密度。
[0068]
在一配置中，開關ss_l的組(例如：網(wǎng)絡、集合、多個)的一或多個開關可置于開關ss_l的組的左側，此開關的組的其他開關可置于開關ss_l的組的右側。在一配置
中，開關ss_l的組可包含沿著z方向設置的第一垂直串開關ss_l(圖3a中以“ss1_l”表示)以及沿著z方向設置的第二垂直串開關ss_l(圖3a中以“ss2_l”表示)。在一配置中，第一垂直串開關ss_l是置于開關ss_l的組的左側，第二垂直串開關ss_l是置于開關ss_l的組的右側，使得第一及第二垂直串彼此互相平行(或并排)。
[0069]
開關ss_l的組的每一開關ss_l可根據(jù)其在開關的組中的位置以及其在記憶體陣列210中的x-y-z位置來識別(例如：索引、參考、或標記等)。舉例而言，如圖3a所示，第一垂直串開關ss_l包含ss1_l[0][0][0]、ss1_l[0][0][1]、ss1_l[0][0][f-2]、以及ss1_l[0][0][f]；第二垂直串開關ss_l包含ss2_l[0][0][0]、ss2_l[0][0][1]、ss2_l[0][0][f-2]、以及ss2_l[0][0][f]。
[0070]
在一配置中，開關ss_r的組的一或多個開關可置于開關ss_r的組的左側，此開關的組的其他開關可置于開關ss_r的組的右側。在一配置中，開關ss_r的組可包含沿著z方向設置的第一垂直串開關ss_r(圖3a中以“ss1_r”表示)以及沿著z方向設置的第二垂直串開關ss_r(圖3a中以“ss2_r”表示)。在一配置中，第一垂直串開關ss_r是置于開關ss_r的組的左側，第二垂直串開關ss_r是置于開關ss_r的組的右側，使得第一及第二垂直串互相平行(或并排)。
[0071]
開關ss_r的組的每一開關ss_r可根據(jù)其在開關的組中的位置以及其在記憶體陣列210中的x-y-z位置來識別(例如：索引、參考、或標記等)。舉例而言，圖3a所示，第一垂直串開關ss_r包含ss1_r[0][0][0]、ss1_r[0][0][1]、ss1_r[0][0][f-2]、以及ss1_r[0][0][f]；第二垂直串開關ss_r包含ss2_r[0][0][0]、ss2_r[0][0][1]、ss2_r[0][0][f-2]、以及ss2_r[0][0][f]。
[0072]
在一配置中，開關sb的組的一或多個開關sb可置于開關sb的組的左側、開關sb的組的右側、或開關的組的中央(例如：其他開關位于左側，且其他開關位于右側)。在一配置中，開關sb的組可包含沿著z方向設置的第一垂直串開關sb(圖3a中以“sb_l”表示)、沿著z方向設置的第二垂直串開關sb(圖3a中以“sb_c“表示)以及沿著z方向設置的第三垂直串開關sb(圖3a中以“sb_r”表示)。在一配置中，第一垂直串開關sb是置于開關sb的組的左側，第二垂直串開關sb是置于開關sb的組的中心，第三垂直串開關是置于開關sb的組的右側，使得第一、第二、以及第三垂直串互相平行(或并排)。
[0073]
開關sb的組的每一開關sb可根據(jù)其在開關的組中的位置以及其在記憶體陣列210中的x-y-z位置來識別(例如：索引、參考、或標記等)。舉例而言，如圖3a所示，第一垂直串開關sb包含sb_l[0][0][0]、sb_l[0][0][1]、sb_l[0][0][f-2]及sb_l[0][0][f]；第二垂直串開關sb包含sb_c[0][0][0]、sb_c[0][0][1]、sb_c[0][0][f-2]、以及sb_c[0][0][f]；第三垂直串開關sb包含sb_r[0][0][0]、sb_r[0][0][1]、sb_r[0][0][f-2]、以及sb_r[0][0][f]。
[0074]
每一記憶體單元m可為揮發(fā)性記憶體單元、非揮發(fā)性記憶體單元、或可儲存數(shù)據(jù)的任何記憶體單元。每一記憶體單元m可實施為晶體管，諸如：金屬氧化物半導體場效晶體管(metal-oxide-semiconductor field effect transistor；mosfet)、全環(huán)繞式柵極fet(gate-all-around fet；gaafet)、或鰭式場效晶體管(fin field-effect transistor；finfet)。每一記憶體單元m可包含耦接至區(qū)域選擇線lsl(例如：lsl_l[x]或lsl_r[x])的第一電極(例如：漏極電極)、耦接至區(qū)域位元線lbl(例如：lbl_l[x]或lbl_r[x])的第二電極
(例如：源極電極)、以及耦接至對應字元線(例如：字元線wl[x][z])的第三電極(例如：柵極電極)。每一記憶體單元m可根據(jù)施加于記憶體單元m的柵極電極的電壓來儲存數(shù)據(jù)或傳導電流。字元線wl[x][y]可沿著x方向延伸，以連接在不同組(例如：set_l、set_r)中的對應記憶體單元m的柵極電極至記憶體控制器(例如：柵極線控制器114)。
[0075]
在一配置中，記憶體單元m的子集310是平行連接在區(qū)域選擇線lsl(例如：lsl_l[x]或lsl_r[x])與區(qū)域位元線lbl(例如：lbl_l[x]或lbl_r[x])之間。區(qū)域選擇線lsl可為金屬軌道，可在此處連接記憶體單元子集310的第一電極(例如：漏極電極)。區(qū)域位元線lbl可為金屬軌道，可在此處連接記憶體單元子集310的第二電極(例如：源極電極)。
[0076]
參考圖3a中的第一記憶體單元組(例如：set_l)，記憶體單元m的子集310[00]是平行連接在區(qū)域選擇線lsl_l[0]與區(qū)域位元線lbl_l[0]之間；記憶體單元m的子集310[01]是平行連接在區(qū)域選擇線lsl_l[0]與區(qū)域位元線lbl_l[0]之間；記憶體單元m的子集310[02]是平行連接在區(qū)域選擇線lsl_l[0]與區(qū)域位元線lbl_l[0]之間；以及記憶體單元m的子集310[03]是平行連接在區(qū)域選擇線lsl_l[0]與區(qū)域位元線lbl_l[0]之間。
[0077]
參考圖3a中的第一記憶體單元組(例如：set_r)，記憶體單元m的子集310[04]是平行連接在區(qū)域選擇線lsl_r[0]與區(qū)域位元線lbl_r[0]之間；記憶體單元m的子集310[05]是平行連接在區(qū)域選擇線lsl_r[0]與區(qū)域位元線lbl_r[0]之間；記憶體單元m的子集310[06]是平行連接在區(qū)域選擇線lsl_r[0]與區(qū)域位元線lbl_r[0]之間；記憶體單元m的子集310[07]是平行連接在區(qū)域選擇線lsl_r[0]與區(qū)域位元線lbl_r[0]之間；以及記憶體單元m的子集310[08]是平行連接在區(qū)域選擇線lsl_r[0]與區(qū)域位元線lbl_r[0]之間。
[0078]
區(qū)域選擇線lsl(例如：lsl_l、lsl_r)可沿著z方向延伸且連接至開關ss_l的組或開關ss_r的組。在一配置中，lsl_l[0]是連接至開關ss_l的組中的第二垂直串開關ss_l(例如：ss2_l[0][0][0]、ss2_l[0][0][1]、ss2_l[0][0][f-2]、以及ss2_l[0][0][f])。在一配置中，記憶體單元m的子集310[00]...310[03]是經(jīng)由lsl_l[0]連接至第二垂直串開關ss_l。
[0079]
在一配置中，lsl_r[0]是連接至開關ss_r的組中的第一垂直串開關ss_l(例如：ss1_r[0][0][0]、ss1_r[0][0][1]、ss1_r[0][0][f-2]、以及ss1_r[0][0][f])。在一配置中，記憶體單元m的子集310[00]...310[03]是經(jīng)由lsl_l[0]連接至第二垂直串開關ss_l。
[0080]
區(qū)域位元線lbl可沿著平行于區(qū)域位元線lbl的z方向延伸且連接至開關sb的組。在一配置中，lbl_l[0]是連接至開關sb的組中的第一垂直串開關sb(例如：sb_l[0][0][0]、sb_l[0][0][1]、sb_l[0][0][f-2]、以及sb_l[0][0][f])。在一配置中，記憶體單元m的子集310[00]...310[03]是經(jīng)由lbl_l[0]連接至第一垂直串開關sb。
[0081]
在一配置中，lsl_r[0]是連接至開關sb的組中的第三垂直串開關sb(例如：sb_r[0][0][0]、sb_r[0][0][1]、sb_r[0][0][f-2]、以及sb_r[0][0][f])。在一配置中，記憶體單元m的子集310[04]...310[08]是經(jīng)由lbl_r[0]連接至第三垂直串開關sb。
[0082]
每一開關sb(例如：sb_l、sb_c、sb_r)可實施為晶體管(例如：mosfet、gaafet、finfet等)。第一垂直串開關sb(例如：sb_l[0][0][0]、sb_l[0][0][1]、sb_l[0][0][f-2]、以及sb_l[0][0][f])的每一開關可包含：第一電極(例如漏極電極)，其連接至區(qū)域位元線lbl(例如lbl_l[0])；第二電極(例如：源極電極)，其連接至第二垂直串開關sb(例如：sb_c[0][0][0]、sb_c[0][0][1]、sb_c[0][0][f-2]、以及sb_c[0][0][f])的第二電極(例如源極
電極)與第三垂直串開關sb(例如：sb_r[0][0][0]、sb_r[0][0][1]、sb_r[0][0][f-2]、以及sb_r[0][0][f])的第二電極(例如源極電極)；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0083]
第二垂直串開關sb(例如：sb_c[0][0][0]、sb_c[0][0][1]、sb_c[0][0][f-2]、以及sb_c[0][0][f])的每一開關可包含：第一電極(例如：漏極電極)，其連接至全域位元線gbl(例如：gbl[0])；第二電極(例如：源極電極)，其連接至第一垂直串開關sb與第三垂直串開關sb的第二電極(例如：源極電極)；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0084]
第三垂直串開關sb(例如：sb_r[0][0][0]、sb_r[0][0][1]、sb_r[0][0][f-2]、以及sb_r[0][0][f])的每一開關可包含：第一電極(例如：漏極電極)，其連接至區(qū)域位元線lbl(例如：lbl_r[0])；第二電極(例如：源極電極)，其連接至第一垂直串開關sb與第二垂直串開關sb的第二電極(例如：源極電極)；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0085]
開關控制線sbl可為沿x方向延伸的金屬軌道，以連接記憶體控制器105(例如：柵極線控制器114)至對應開關sb的柵極電極。根據(jù)通過開關控制線sbl所施加的電壓或信號，可捺跳(toggle)(例如：啟用或禁用)連接至開關控制線sbl的一或多個開關sb。
[0086]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用第二垂直串開關sb(例如：sb_c[0][0][0]、sb_c[0][0][1]、sb_c[0][0][f-2]、以及sb_c[0][0][f])中的開關sb，以電性耦接(例如：連接、接合等)第一垂直串開關sb及第三垂直串開關sb的第二電極(例如：源極電極)至全域位元線gbl。在一配置中，若需要額外的驅動電流來存取(例如：讀取、寫入、程序化)記憶體陣列的更大區(qū)域，可啟用第二垂直串開關sb中一個以上的開關sb。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用第二垂直串開關sb中的開關sb，以將第一垂直串開關sb及第三垂直串開關sb的第二電極(例如：源極電極)從全域位元線gbl電性去耦接(例如：斷開、脫離等)。
[0087]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用第一垂直串開關sb(例如：sb_l[0][0][0]、sb_l[0][0][1]、sb_l[0][0][f-2]、以及sb_l[0][0][f])中的開關sb，以電性耦接第二垂直串開關sb及第三垂直串開關sb的第二電極(例如：源極電極)至區(qū)域位元線lbl_l(例如：lbl_l[0])。在一配置中，若需要額外的驅動電流來存取(例如：讀取、寫入、程序化)記憶體陣列的更大區(qū)域，可啟用第一垂直串開關sb中一個以上的開關sb。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用第一垂直串開關sb中的開關sb，以將第二垂直串開關sb及第三垂直串開關sb的第二電極從區(qū)域位元線lbl_l(例如：lbl_l[0])電性去耦接。
[0088]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用第三垂直串開關sb(例如：sb_r[0][0][0]、sb_r[0][0][1]、sb_r[0][0][f-2]、以及sb_r[0][0][f])中的開關sb，以電性耦接第一垂直串開關sb及第二垂直串開關sb的第二電極(例如：源極電極)至區(qū)域位元線lbl_r(例如：lbl_r[0])。在一配置中，若需要額外的驅動電流來存取記憶體陣列的更大區(qū)域，可啟用第三垂直串開關sb中的一個以上的開關sb。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用第三垂直串開關sb中的開關sb，以將第一垂直串開關sb及第二垂直串開關sb的第二電極從區(qū)域
位元線lbl_r(例如：lbl_r[0])電性去耦接。
[0089]
每一開關ss可實施為晶體管(例如：mosfet、gaafet、finfet等)。第一垂直串開關ss1_l(例如：ss1_l[0][0][0]、ss1_l[0][0][1]、ss1_l[0][0][f-2]、以及ss1_l[0][0][f])的每一開關可包含：第一電極(例如：漏極電極)，其連接至第二垂直串開關ss2_l(例如：ss2_l[0][0][0]、ss2_l[0][0][1]、ss2_l[0][0][f-2]、ss1_l[0][0][f])的第一電極(例如漏極電極)；第二電極(例如：源極電極)，其連接至全域選擇線(例如：gsl[0])；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0090]
第二垂直串開關ss2_l(例如：ss2_l[0][0][0]、ss2_l[0][0][1]、ss2_l[0][0][f-2]、以及ss2_l[0][0][f])的每一開關可包含：第一電極(例如：漏極電極)，其連接至第一垂直串開關ss1_l的第一電極(例如：漏極電極)；第二電極(例如：源極電極)，其連接至對應的區(qū)域選擇線(例如：lsl_l[0])；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0091]
第一垂直串開關ss1_r(例如：ss1_r[0][0][0]、ss1_r[0][0][1]、ss1_r[0][0][f-2]、以及ss1_r[0][0][f])的每一開關可包含：第一電極(例如：漏極電極)，其連接至第二垂直串開關ss2_r(例如：ss2_r[0][0][0]、ss2_r[0][0][1]、ss2_r[0][0][f-2]、ss1_r[0][0][f])的第一電極(例如：漏極電極)；第二電極(例如：源極電極)，其連接至對應的區(qū)域選擇線(例如：lsl_r[0])；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0092]
第二垂直串開關ss2_r(例如：ss2_r[0][0][0]、ss2_r[0][0][1]、ss2_r[0][0][f-2]、以及ss2_r[0][0][f])的每一開關可包含：第一電極(例如：漏極電極)，其連接至第一垂直串開關ss1_r的第一電極(例如：漏極電極)；第二電極(例如：源極電極)，其連接至對應的全域選擇線(例如：gsl[0])；以及第三電極(例如：柵極電極)，其連接至對應的開關控制線sbl。
[0093]
開關控制線sbl可為沿x方向延伸的金屬軌道，以連接記憶體控制器105(例如：柵極線控制器114)至對應的開關ss的柵極電極。根據(jù)通過開關控制線sbl所施加的電壓或信號，可捺跳(例如：啟用或禁用)連接至開關控制線sbl的一或多個開關ss。
[0094]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用垂直串開關ss1_l中的開關，以電性耦接(例如：連接、接合等)垂直串開關ss2_l的第一電極(例如：漏極電極)至全域選擇線gsl(例如：gsl[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程序化)記憶體陣列的更大區(qū)域，可啟用垂直串開關ss1_l中一個以上的開關。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用垂直串開關ss1_l中的開關，以將垂直串開關ss2_l的第一電極(例如：漏極電極)從全域選擇線gsl電性去耦接(例如：斷開、脫離等)。
[0095]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用垂直串開關ss2_l中的開關，以電性耦接(例如：連接、接合等)垂直串開關ss1_l的第一電極(例如：漏極電極)至區(qū)域選擇線lsl_l(例如lsl_l[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程序化)記憶體陣列的更大區(qū)域，可啟用垂直串開關ss2_l中一個以上的開關。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用垂直串開關ss2_l中的開關，以將垂直串開關ss1_l的第一電極(例如：漏極電極)從區(qū)域選擇線lsl_l電性去耦接(例如：斷開、脫離等)。
[0096]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用垂直串開關ss2_r中的開關，以電性耦接(例如：連接、接合等)垂直串開關ss1_r的第一電極(例如：漏極電極)至全域選擇線gsl(例如gsl[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程序化)記憶體陣列的更大區(qū)域，可啟用垂直串開關ss2_r中一個以上的開關。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用垂直串開關ss2_r中的開關，以將垂直串開關ss1_r的第一電極(例如：漏極電極)從全域選擇線gsl電性去耦接(例如：斷開、脫離等)。
[0097]
在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘1’
的電壓，可啟用垂直串開關ss1_r中的開關，以電性耦接(例如：連接、接合等)垂直串開關ss2_r的第一電極(例如：漏極電極)至區(qū)域選擇線lsl_r(例如：lsl_r[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程序化)記憶體陣列的更大區(qū)域，可啟用垂直串開關ss1_r中一個以上的開關。在一配置中，為了回應通過開關控制線sbl所提供的對應于邏輯狀態(tài)
‘0’
的電壓，可禁用垂直串開關ss1_r中的開關，以將垂直串開關ss2_r的第一電極(例如：漏極電極)從區(qū)域選擇線lsl_r電性去耦接(例如：斷開、脫離等)。
[0098]
在一配置中，全域選擇線gsl為金屬軌道，可在此處連接對應的開關ss_l與ss_r。全域選擇線gsl可沿著y方向延伸。在一實施中，全域選擇線gsl可連接至記憶體控制器105(例如：位元線控制器112)。全域位元線gbl可為金屬軌道，可在此處連接對應的開關sb(例如：sb_c)。全域位元線gbl可平行于全域選擇線gsl沿著y方向延伸。在一實施中，全域位元線gbl可連接至記憶體控制器105(例如：位元線控制器112)。
[0099]
因此，根據(jù)來自記憶體控制器105(例如：柵極線控制器114)的電壓或信號，一或多個開關ss_l、一或多個開關ss_r、以及一或多個開關sb可操作或配置以選擇性地電性耦接(有時稱為“耦接方法”)記憶體單元的子集310至對應的全域線gbl與全域選擇線gsl。舉例而言，可啟用一或多個開關sb_c與一或多個開關sb_l，以電性耦接記憶體單元的子集310[00]...310[03]至gbl[0]；以及可啟用一或多個開關ss1_l與ss2_l，以連接記憶體單元的子集310[00]...310[03]至gsl[0]。同時，可禁用開關sb_r以將記憶體單元的子集310[04]...310[08]從gbl[0]電性去耦接(有時稱為“去耦接方法”)；以及可禁用開關ss1_r與ss2_r以從gsl[0]斷開記憶體單元的子集310[04]...310[08]。通過將記憶體單元的所選子集310[xy]透過開關sb、ss_l、以及ss_r電性耦接至全域位元線gbl[x]及全域選擇線gsl[x]，全域位元線gbl[x]與全域選擇線gsl[x]可具有對應于記憶體單元的所選子集310[xy]，而非記憶體單元的子集310[x1]...310[x3](例如:多個或全部)的電容負載。據(jù)此，全域位元線gbl[x]與全域選擇線gsl[x]可實現(xiàn)不增加電容負載來提供電壓或電流。
[0100]
在一配置中，記憶體陣列可為非對稱記憶體陣列。舉例而言，如圖3a所示，第一記憶體單元組(例如：set_l)的子集(例如：310[00]...310[03])的數(shù)量少于第二記憶體單元組(例如：set_r)的子集(例如：310[04]...310[08])的數(shù)量。據(jù)此，對于使用低密度記憶體單元及/或高速存取記憶體單元的應用，記憶體控制器可選擇第一記憶體單元組。相對地，對于使用高密度記憶體單元的應用及/或不在意低速存取記憶體單元的狀況，記憶體控制器可選擇第二記憶體單元組。
[0101]
在一配置中，記憶體陣列可為對稱記憶體陣列。舉例而言，第一記憶體單元組的子集(例如：310[00]...310[03])的數(shù)量可等于第二記憶體單元組的子集(例如：310[04]
...310[07])的數(shù)量。對稱記憶體陣列可有助于降低bl負載。
[0102]
雖然圖3a中所示的開關sb、開關ss_l、以及開關ss_r以特定方式排列，對于bl降低負載(例如：set_l)或高密度設計(例如：set_r)，可在記憶體陣列210的任何位置中插入開關。為了提高效率及/或gbl/gsl的負載降低，gbl及/或gsl可置于記憶體陣列210的任何位置(例如左邊、中心、右邊)。
[0103]
在一些實施例中，記憶體陣列210包含開關sb，但可能缺少開關ss_l及/或開關ss_r。舉例而言，圖3b是根據(jù)一實施例的三維記憶體陣列210的部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線gbl用以降低電容負載的開關。如圖所示，記憶體陣列210包含如圖3a所示的開關sb，但省略開關ss_l與ss_r，且區(qū)域選擇線lsl_l(例如：lsl_l[0])與lsl_r(例如：lsl_r[0])是連接至記憶體陣列210的各別端口，從而允許記憶體控制器210獨立地驅動區(qū)域選擇線。在一配置中，區(qū)域選擇線lsl_l(例如：lsl_l[0])與lsl_r(例如：lsl_r[0])可連接至記憶體陣列210的同一端口，由此允許記憶體控制器210使用最少的端口及/或驅動器來驅動區(qū)域選擇線。
[0104]
在一些實施例中，記憶體陣列210包含開關ss_l與ss_r，但可能缺少開關sb。舉例而言，圖3c是根據(jù)一實施例的三維記憶體陣列210的部分的示意圖，此三維記憶體陣列210包含耦接至區(qū)域選擇線用以降低電容負載的開關。如圖所示，記憶體陣列210包含如圖3a所示的開關ss_l與ss_r，但省略開關sb，且區(qū)域選擇線lbl_l(例如：lbl_l[0])與lbl_r(例如：lbl_r[0])是連接至全域位元線(例如：gbl[0])。在設計中省略開關ss_l與ss_r可有助于降低布線復雜性及/或在高速(例如：快速存取記憶體陣列210)應用中實現(xiàn)sl負載降低。
[0105]
在一些實施例中，圖3a、圖3b、以及圖3c中的任一者所描述的記憶體陣列210中的m單元及/或開關sb、ss_l、以及ss_r可被實施為p型金屬氧化物半導體場效晶體管(pmos)。在一些實施例中，圖3a、圖3b、以及圖3c中的任一者所描述的記憶體陣列210中的m單元及/或開關sb、ss_l、以及ss_r可被實施為n型金屬氧化物半導體場效晶體管(nmos)。
[0106]
在一些實施例中，為了降低位元線負載(例如：低密度設計及/或高速存取)或高密度設計(例如：低速存取)的目的，圖3a、圖3b、以及圖3c中的任一者所描述的記憶體陣列210中的開關sb、ss_l、以及ss_r可插入至記憶體陣列210中的任一位置。在一些實施例中，圖3a、圖3b、以及圖3c的任一記憶體陣列中的位元線bl(區(qū)域或全域)及/或選擇線sl(區(qū)域或全域)的尺寸可等同、小于、或大于記憶體位元格的尺寸。在一些實施例中，圖3a、圖3b、以及圖3c中的任一者所描述的記憶體陣列210的位元線bl(區(qū)域或全域)及/或選擇線sl(區(qū)域或全域)可為一或多個，以增強驅動電流。在一些實施例中，圖3a、圖3b、以及圖3c中的任一者所描述的記憶體陣列210的位元線bl(區(qū)域或全域)及/或選擇線sl(區(qū)域或全域)可為獨立的控制器。
[0107]
圖4是根據(jù)一實施例的三維記憶體陣列400的部分的示意圖，此三維記憶體陣列400包含將位元格陣列分成多個位元用以降低電容負載的選擇器。如圖所示，記憶體陣列400包含多個選擇器輸出(例如：開關ss_l、開關ss_r、開關sb)、多個選擇器輸入(例如：開關ss_l、開關ss_r、開關sb)、以及多個位元格陣列(例如：記憶體陣列210)。舉例而言，選擇器輸出402的第一電極是耦接至全域選擇線gsl[0]。選擇器輸出402的第二電極是耦接至選擇器輸入404的第二電極，選擇器輸入404的第一電極是耦接至lsl_l1[0]，lsl_l1[0]是耦接至位元格陣列406的第一電極，位元格陣列406的第二電極是耦接至lbl_l1[0]，lbl_l1[0]
是耦接至選擇器輸入408的第二電極，選擇器輸入408的第一電極是耦接至選擇器輸出410與選擇器輸入412的第一電極。選擇器輸出410的第二電極是耦接至gbl[0]，gbl[0]是耦接至選擇器輸出426的第二電極，選擇器輸出426的第一電極是耦接至選擇器輸入424與選擇器輸入428的第一電極。
[0108]
選擇器輸入412的第二電極是耦接至lbl_l2[0]，lbl_l2[0]是耦接至位元格陣列414的第二電極，位元格陣列414的第一電極耦接至lsl_l2[0]，lsl_l2[0]是耦接至選擇器輸入416的第一電極，選擇器輸入416的第二電極是耦接至選擇器輸出418與選擇器輸入420的第二電極。選擇器輸入412的第一電極是耦接至lsl_r1[0]，lsl_r1[0]是耦接至位元格陣列422的第一電極，位元格陣列422的第二電極是耦接至lbl_r1[0]，lbl_r1[0]是耦接至選擇器輸入424的第二電極，選擇器輸入424的第一電極是耦接至選擇器輸出426與選擇器輸入428的第一電極。選擇器輸入428的第二電極是耦接至lbl_r2[0]，lbl_r2[0]是耦接至位元格陣列430的第二電極，位元格陣列430的第一電極是耦接至lsl_r2[0]，lsl_r2[0]是耦接至選擇器輸入432的第一電極，選擇器輸入432的第二電極是耦接至選擇器輸出434的第二電極，選擇器輸出434的第一電極是耦接至gsl[0]。
[0109]
通過將位元格陣列經(jīng)由多選擇器(例如：開關sb、ss_l及/或ss_r)分成多個單元，bl/sl負載顯著地降低使得極高速記憶體可被實現(xiàn)，且不會有嚴重的布線損失。bl/sl負載的降低亦實現(xiàn)極高速記憶體。
[0110]
圖5是根據(jù)一實施例的三維記憶體陣列500的部分的示意圖，此三維記憶體陣列500包含為了bl/sl驅動器增強而設計的一或多者的選擇器輸入與選擇器輸出。如圖所示，記憶體陣列500包含多個選擇器輸出(例如：開關ss_l、開關ss_r、開關sb)、多個選擇器輸入(例如：開關ss_l、開關ss_r、開關sb)、以及多個位元格陣列(例如：記憶體陣列210)。舉例而言，選擇器輸出502的第一電極是耦接至全域選擇線gsl[0]。選擇器輸出502的第二電極是耦接至選擇器輸入504的第二電極，選擇器輸入504的第一電極是耦接至lsl_l[0]，lsl_l[0]是耦接至位元格陣列506的第一電極，位元格陣列506的第二電極是耦接至lbl_l[0]，lbl_l[0]是耦接至選擇器輸入508與選擇器輸入510的第二電極。選擇器輸入508與選擇器輸入510的第一電極是耦接至選擇器輸出512、選擇器輸出514、選擇器輸入516、以及選擇器輸入518的第一電極。選擇器輸出512與選擇器輸出514的第二電極是耦接至gbl[0]。選擇器輸入516與選擇器輸入518的第二電極耦接至lbl_r[0]，lbl_r[0]是耦接至位元格陣列520的第二電極，位元格陣列520的第一電極是耦接至lsl_r[0]，lsl_r[0]是耦接至選擇器輸入522的第一電極，選擇器輸入522的第二電極是耦接至選擇器輸出524的第二電極，選擇器輸出524的第一電極是耦接至gsl[0]。
[0111]
在一配置中，選擇器輸出512、514、以及524中的任一者可合并為單一的選擇器輸出。在一配置中，選擇器輸入516、518、以及522中的任一者可合并為單一的選擇器輸入。在一配置中，任何選擇器輸入516、518、以及522與任何選擇器輸出512、514、以及524可合并為單一的選擇器輸入/選擇器輸出。通過合并(或共用)選擇器輸入及/或選擇器輸出，增強的bl/sl驅動器可被實現(xiàn)。此外，合并選擇器輸入及/或選擇器輸出可使得面積效率提升。
[0112]
以下針對說明性實施例的實施方法進行更進一步地敘述。
[0113]
圖6是根據(jù)一些實施例的存取及/或操作記憶體單元(例如：記憶體單元125)及/或記憶體陣列(例如：記憶體陣列210)的方法600的流程圖?？赏ㄟ^圖1中的記憶體控制器105
進行方法600。在一些實施例中，可通過其他實體進行方法600。在一些實施例中，方法600包含相較于圖6中所示的操作更多、更少、或不同的操作。
[0114]
在操作602中，記憶體控制器105在第一時間周期期間啟用(例如：選擇)一或多個開關，以將第一記憶體單元子集的第一電極耦接至第一全域選擇線。舉例而言，記憶體控制器可啟用一或多個開關ss2_l，以電性耦接開關ss1_l的第一電極至記憶體單元m的第一子集(例：如310[00]...310[03])的第一電極；及/或啟用對應的一或多個開關ss1_l，以電性耦接ss1_l的第一電極至全域選擇線(例如：gsl[0])。
[0115]
在操作604中，記憶體控制器105在第一時間周期期間禁用(例如：取消選擇)一或多個開關，以將第二記憶體單元子集的第一電極從第一全域選擇線去耦接。舉例而言，記憶體控制器可禁用一或多個開關ss1_r，以將開關ss2_r的第一電極從記憶體單元m的第二子集(例如：310[04]...310[08])的第一電極電性去耦接(例如：斷開)；及/或禁用對應的一或多個開關ss2_r，以將開關ss2_r的第一電極從全域選擇線(例如：gsl[0])電性去耦接。
[0116]
在操作606中，記憶體控制器105在第一時間周期期間啟用一或多個開關，以耦接第一記憶體單元組的第二電極至全域位元線。舉例而言，記憶體控制器可啟用一或多個開關sb_c，以電性耦接全域位元線(例如：gbl[0])至開關sb_l的第二電極與開關sb_r的第二電極；及/或啟用一或多個開關sb_l，以電性耦接第一記憶體單元子集的第二電極至全域位元線(例如：gbl[0])。
[0117]
在操作608中，記憶體控制器105在第一時間周期期間禁用一或多個開關，以將第二記憶體單元組的第二電極從全域位元線去耦接。舉例而言，記憶體控制器可禁用一或多個開關sb_c，以將全域位元線(例如：gbl[0])從開關sb_l的第二電極與開關sb_r的第二電極電性去耦接；及/或禁用一或多個開關sb_r，以將第二記憶體單元子集的第二電極從全域位元線(例如：gbl[0])電性去耦接。
[0118]
在操作610中，記憶體控制器105在第一時間周期期間存取(例如：配置、程序化、讀取、寫入)第一記憶體單元子集的一或多個記憶體單元。舉例而言，記憶體控制器105可通過其各別字元線(例如：wl[x][y]或wl[x][y])對第一記憶體單元子集施加電壓、電流或脈沖，以程序化第一記憶體單元子集，或使第一記憶體單元子集根據(jù)程序化數(shù)據(jù)來傳導電流。由于第二記憶體單元子集未耦接至全域位元線及/或全域選擇線，記憶體控制器105可在不被第二記憶體單元子集的電容施加負載的情況下存取第一記憶體單元子集。
[0119]
以下針對實施說明性實施例的計算系統(tǒng)進行更進一步的敘述。
[0120]
圖7是根據(jù)本揭露的一些實施例的計算系統(tǒng)700的例示性方塊圖。計算系統(tǒng)700可被電路或布局設計者使用在集成電路設計。本文使用的“電路”是經(jīng)配置以實施所要功能性的諸如電阻器、晶體管、開關、電池、電感器或其他類型半導體裝置的電子元件互連。計算系統(tǒng)700包含與記憶體裝置710相關的主機裝置705。主機裝置705是配置以從一或多個輸入裝置715接收輸入，以及提供輸出至一或多個輸出裝置720。主機裝置705是配置以經(jīng)由適當?shù)慕涌?25a、725b、以及725c各別地與記憶體裝置710、輸入裝置715、以及輸出裝置720溝通。計算系統(tǒng)700可在諸如計算機(例如：桌上型計算機、筆記型計算機、服務器、數(shù)據(jù)中心等)、平板計算機、個人數(shù)字助理、移動裝置、其他手持式或可攜式裝置、或適合使用主機裝置705來進行示意設計及/或布局設計的任何其他計算單元的各種計算裝置中實施。
[0121]
輸入裝置715可包含各種輸入技術中的任一者，諸如鍵盤、電筆、觸控屏幕、鼠標、
軌跡球、小鍵盤、麥克風、語音辨識、動作辨識、遙控器、輸入端口、一或多個按鈕、刻度盤、控制桿、以及與主機裝置705相關的任何其他周邊輸入裝置，并且允許諸如使用者(例如：電路或布局設計者)的外部來源鍵入信息(例如：數(shù)據(jù))至主機裝置與發(fā)送指令至主機裝置。類似地，輸出裝置720可包含各種輸出技術，諸如外部記憶體、印表機、揚聲器、顯示器、麥克風、發(fā)光二極管、耳機、視頻裝置、以及配置以接收來自主機裝置705的信息(例如：數(shù)據(jù))的任何其他周邊輸出裝置。輸入至主機裝置705及/或從主機裝置輸出的“數(shù)據(jù)”可包含適合使用計算系統(tǒng)700來處理的各種文本數(shù)據(jù)、電路數(shù)據(jù)、信號數(shù)據(jù)、半導體裝置數(shù)據(jù)、圖形數(shù)據(jù)、其組合、或其他類型的模擬及/或數(shù)字數(shù)據(jù)中的任一者。
[0122]
主機裝置705包含諸如中央處理單元(central processing unit；cpu)核心730a-730n的一或多個處理單元/處理器，或與其相關。cpu核心730a-730n可實施為特殊應用集成電路(application specific integrated circuit；asic)、現(xiàn)場可程序邏輯門陣列(field programmable gate array；fpga)、或其他類型的處理單元。cpu核心730a-730n中的任一者是配置以執(zhí)行運行主機裝置705的一或多個應用的指令。在一些實施例中，用以運行一或多個應用的指令與數(shù)據(jù)可儲存于主機裝置710內(nèi)。主機裝置705亦可配置以儲存記憶體裝置710內(nèi)一或多個應用的運行結果。由此，主機裝置705是配置以請求記憶體裝置710執(zhí)行各種操作。舉例而言，主機裝置705可請求記憶體裝置710讀取數(shù)據(jù)、寫入數(shù)據(jù)、更新或刪除數(shù)據(jù)、及/或進行管理或其他操作。一個可配置主機裝置705來運行的類似應用為標準單元應用735。標準單元應用735可為計算機輔助設計或電子設計自動化套裝軟件的一部分，其可由主機裝置705的使用者使用以建立或修改電路的標準單元。在一些實施例中，執(zhí)行或運行標準單元應用的指令可儲存于記憶體裝置710內(nèi)。標準單元應用735可由一或多個cpu核心730a-730n使用來自記憶體裝置710與標準單元應用相關的指令來執(zhí)行。在一實例中，標準單元應用735允許使用者使用記憶體系統(tǒng)100或部分記憶體系統(tǒng)100的預生成的示意及/或布局設計來輔助集成電路設計。在完成集成電路的布局設計后，多個集成電路(例如：包含記憶體系統(tǒng)100或部分記憶體系統(tǒng)100)可由制造設施根據(jù)布局設計來制造。
[0123]
仍參考圖7，記憶體裝置710包含記憶體控制器740，記憶體控制器740是配置以從記憶體陣列745讀取數(shù)據(jù)或寫入數(shù)據(jù)至記憶體陣列745。記憶體陣列745可包含各種揮發(fā)性及/或非揮發(fā)性記憶體。舉例而言，在一些實施例中，記憶體陣列745可包含nand快閃記憶體核心。在其他實施例中，記憶體陣列745可包含nor快閃記憶體核心、靜態(tài)隨機存取記憶體(static random access memory；sram)核心、動態(tài)隨機存取記憶體(dynamic random access memory；dram)核心、磁阻式隨機存取記憶體(magnetoresistive random access memory；mram)核心、相變化記憶體(phase change memory；pcm)核心、電阻式隨機存取記憶體(resistive random access memory；reram)核心、3d xpoint記憶體核心、鐵電式隨機存取記憶體(ferroelectric random-access memory；feram)核心、及其他適合使用于記憶體陣列內(nèi)的類型的記憶體核心。記憶體陣列745內(nèi)的記憶體可由記憶體控制器740單獨且獨立地控制。換言之，記憶體控制器740是配置以與記憶體陣列745內(nèi)的每一記憶體單獨且獨立地溝通。通過與記憶體陣列745溝通，記憶體控制器740可配置以回應所接收到來自主機裝置705的指令，而從記憶體陣列讀取數(shù)據(jù)或寫入數(shù)據(jù)至記憶體陣列。雖然圖示為記憶體裝置710的一部分，但在一些實施例中，記憶體控制器740可為主機裝置705的一部分，或計算系統(tǒng)700中與記憶體裝置有關的另一元件的一部分。記憶體控制器740可實現(xiàn)為軟件、硬件、固
件或其組合中的邏輯電路以執(zhí)行本文所描述的功能。舉例而言，在一些實施例中，記憶體控制器740是配置以在接收到來自主機裝置705的要求后提取儲存于記憶體裝置710的記憶體陣列745中與標準單元應用735相關的指令。
[0124]
應理解的是，圖7中僅圖示及描述計算系統(tǒng)700的一些元件。然而，計算系統(tǒng)700可包含其他元件，諸如各種電池及電源、網(wǎng)絡接口、路由器、開關、外部記憶體系統(tǒng)、以及控制器等。一般而言，計算系統(tǒng)700可包含執(zhí)行本文描述的功能時所需要或認為需要的各種硬件、軟件及/或固件元件中的任一者。類似地，主機裝置705、輸入裝置715、輸出裝置720、以及包含記憶體控制器740與記憶體陣列745的記憶體裝置710，可包含執(zhí)行本文描述的功能時所需要或理想的其他硬件、軟件及/或固件部件。
[0125]
本揭露的一態(tài)樣是提供一種記憶體陣列，包含：第一記憶體單元組(set)與第二記憶體單元組、第一開關(group)、第二開關、以及第三開關。其中，每一記憶體單元組延伸而越過記憶體陣列的多個層，每一層包含第一記憶體單元組的記憶體單元與第二記憶體單元組的記憶體單元。第一開關包含多個開關，每一開關包含連接至第一記憶體單元子集(subset)的多個第一電極的第一電極，以及第二電極。第二開關包含多個開關，每一開關包含連接至第二記憶體單元子集的多個第一電極的第一電極；以及第二電極。第三開關包含多個開關，每一開關包含連接至第一全域位元線的第一電極，以及連接至第一開關的第二電極以及第二開關的第二電極的第二電極。在一些實施例中，記憶體陣列還包含第四開關以及第五開關。其中，第四開關包含多個開關，每一開關包含第一電極，以及連接至第一全域選擇線的第二電極。第五開關包含多個開關，每一開關包含連接至第四開關的這些開關的第一電極的第一電極，以及連接至第一記憶體單元子集的多個第二電極的第二電極。在一些實施例中，記憶體陣列還包含第六開關以及第七開關。其中，第六開關包含多個開關，每一開關包含第一電極，以及連接至第一全域選擇線的第二電極。第七開關包含多個開關，每一開關包含：連接至第六開關的這些開關的第一電極的第一電極，以及連接至第二記憶體單元子集的多個第二電極的第二電極。在一些實施例中，第一記憶體單元子集的第二電極是連接至一第一區(qū)域選擇線；以及第二記憶體單元子集的第二電極是連接至一第二區(qū)域選擇線。在一些實施例中，第一記憶體單元組的數(shù)量不同于第二記憶體單元組的數(shù)量。在一些實施例中，第一開關的每一開關的每一柵極電極是連接至多個開關控制線中的一各別開關控制線；第二開關的每一開關的每一柵極電極是連接至這些開關控制線中的一各別開關控制線；以及第三開關的每一開關的每一柵極電極是連接至這些開關控制線中的一各別開關控制線。在一些實施例中，第一開關的這些開關的柵極電極是連接至一第一開關控制線；第二開關的這些開關的柵極電極是連接至一第二開關控制線；以及第三開關的這些開關的柵極電極是連接至一第三開關控制線。在一些實施例中，第一記憶體單元組與第一開關對應至類型匹配的晶體管，其中晶體管的類型包含n型金屬氧化物半導體場效晶體管(nmos)或p型金屬氧化物半導體場效晶體管(pmos)。
[0126]
本揭露的另一態(tài)樣是提供一種記憶體陣列，包含：第一記憶體單元組與第二記憶體單元組、第一開關、第二開關、第三開關、以及第四開關。其中，每一記憶體單元組延伸而越過記憶體陣列的多個層，每一層包含第一記憶體單元組的記憶體單元與第二記憶體單元組的記憶體單元。第一開關包含多個開關，每一開關包含第一電極，以及連接至
全域選擇線的第二電極。第二開關包含多個開關，每一開關包含：第一電極，以及連接至全域選擇線的第二電極。第三開關包含多個開關，每一開關包含：連接至第一開關的第一電極的第一電極，以及連接至第一記憶體單元子集的多個第一電極的第二電極。第四開關包含多個開關，每一開關包含：連接至第二開關的第一電極的第一電極，以及連接至第二記憶體單元子集的多個第一電極的第二電極。在一些實施例中，第一記憶體單元子集的多個第二電極是連接至全域位元線；以及第二記憶體單元子集的多個第二電極是連接至全域位元線。在一些實施例中，第一開關的每一開關的每一柵極電極是連接至多個開關控制線中的一各別開關控制線；第二開關的每一開關的每一柵極電極是連接至這些開關控制線中的一各別開關控制線；第三開關的每一開關的每一柵極電極是連接至這些開關控制線中的一各別開關控制線；以及第四開關的每一開關的每一柵極電極是連接至這些開關控制線中的一各別開關控制線。在一些實施例中，第一開關的這些柵極電極是連接至一第一開關控制線；第二開關的這些柵極電極是連接至一第二開關控制線；第三開關的這些柵極電極是連接至一第三開關控制線；以及第四開關的這些柵極電極是連接至一第四開關控制線。
[0127]
本揭露的又一態(tài)樣是提供一種記憶體系統(tǒng)，包含記憶體陣列以及控制器。其中，記憶體陣列包含：具有多個開關的第一開關；具有耦接至第一區(qū)域選擇線的多個第一電極與耦接至第一開關的開關的多個第二電極的第一記憶體單元組；以及具有耦接至第二區(qū)域選擇線的多個第一電極與耦接至第一開關的開關的多個第二電極的第二記憶體單元組?？刂破魇沁B接至記憶體陣列，且控制器是用以捺跳(toggle)第一開關的這些開關中的至少一開關，以電性耦接全域位元線至第一記憶體單元組的第二電極。在一些實施例中，記憶體系統(tǒng)還包含具有多個開關的第二開關，且其中控制器還用以：捺跳第二開關的這些開關中的至少一開關，以將全域位元線從第二記憶體單元組的第二電極電性去耦接(decouple)。在一些實施例中，記憶體系統(tǒng)還包含具有多個開關的第三開關，且其中控制器還用以：捺跳第三開關的這些開關中的至少一開關，以將全域位元線從第一記憶體單元組的第二電極電性去耦接。在一些實施例中，記憶體系統(tǒng)還包含具有多個開關的第二開關，且其中控制器還用以：捺跳第二開關的這些開關中的至少一開關，以電性耦接第一區(qū)域選擇線至全域選擇線。在一些實施例中，記憶體系統(tǒng)還包含具有多個開關的第三開關，且其中控制器還用以：捺跳第三開關的這些開關中的至少一開關，以將第一區(qū)域選擇線從全域選擇線電性去耦接。在一些實施例中，記憶體系統(tǒng)還包含具有多個開關的第三開關，且其中控制器還用以：捺跳第三開關的這些開關中的至少一開關，以將第二區(qū)域選擇線從全域選擇線電性去耦接。在一些實施例中，記憶體系統(tǒng)還包含具有多個開關的第四開關，且其中控制器還用以：捺跳第四開關的這些開關中的至少一開關，以電性耦接第三開關的這些開關中的至少一開關至全域選擇線。在一些實施例中，第一記憶體單元組與第一開關對應至類型匹配的晶體管，其中晶體管的類型包含n型金屬氧化物半導體場效晶體管(nmos)或p型金屬氧化物半導體場效晶體管(pmos)。
[0128]
本說明的一態(tài)樣是關于一種記憶體系統(tǒng)的操作方法。在一些實施例中，此方法包含在第一時間周期期間耦接第一記憶體單元組的第一電極至第一全域選擇線。在一些實施例中，此方法包含在第一時間周期期間從第一全域選擇線去耦接第二記憶體單元組的第一電極。在一些實施例中，此方法包含在第一時間周期期間耦接第一記憶體單元組的第二電
極至全域位元線。在一些實施例中，此方法包含在第一時間周期期間從全域位元線去耦接第二記憶體單元組的第二電極。在一些實施例中，此方法包含在第一時間周期期間存取第一記憶體單元組的一或多個柵極電極。
[0129]
上文概述若干實施例的特征，使得熟悉此項技術者可較佳地理解本揭露的態(tài)樣。熟悉此項技術者應理解他們可容易地以本揭露為基礎來設計或修改其他制程或結構，以達到本文所介紹的實施例的相同目的及/或獲得相同優(yōu)點。熟悉此項技術者亦應認識到，這些等效構造不脫離本揭露的精神及范疇，并且他們可在不脫離本揭露的精神及范疇的情況下作出各種改變、替換及更改。
技術特征：
1.一種記憶體陣列，其特征在于，包含：一第一記憶體單元組及一第二記憶體單元組，每一該些記憶體單元組延伸而越過該記憶體陣列的多個層，每一該些層包含該第一記憶體單元組的一記憶體單元及該第二記憶體單元組的一記憶體單元；一第一開關，包含多個開關，每一該些開關包含：一第一電極，連接至一第一記憶體單元子集的多個第一電極；以及一第二電極；一第二開關，包含多個開關，每一該些開關包含：一第一電極，連接至一第二記憶體單元子集的多個第一電極；以及一第二電極；以及一第三開關，包含多個開關，每一該些開關包含：一第一電極，連接至一第一全域位元線；以及一第二電極，連接至該第一開關的該些第二電極以及該第二開關的該些第二電極。2.根據(jù)權利要求1所述的記憶體陣列，其特征在于，還包含：一第四開關，包含多個開關，每一該些開關包含：一第一電極；以及一第二電極，連接至一第一全域選擇線；以及一第五開關，包含多個開關，每一該些開關包含：一第一電極，連接至該第四開關的該些開關的該些第一電極；以及一第二電極，連接至該第一記憶體單元子集的多個第二電極。3.根據(jù)權利要求1所述的記憶體陣列，其特征在于，該第一記憶體單元子集的該些第二電極是連接至一第一區(qū)域選擇線；以及該第二記憶體單元子集的該些第二電極是連接至一第二區(qū)域選擇線。4.根據(jù)權利要求1所述的記憶體陣列，其特征在于，該第一開關的每一該些開關的每一柵極電極是連接至多個開關控制線中的一各別開關控制線；該第二開關的每一該些開關的每一柵極電極是連接至該些開關控制線中的一各別開關控制線；以及該第三開關的每一該些開關的每一柵極電極是連接至該些開關控制線中的一各別開關控制線。5.一種記憶體陣列，其特征在于，包含：一第一記憶體單元組及一第二記憶體單元組，每一該些記憶體單元組延伸而越過該記憶體陣列的多個層，每一該些層包含該第一記憶體單元組的一記憶體單元及該第二記憶體單元組的一記憶體單元；一第一開關，包含多個開關，每一該些開關包含：一第一電極；以及一第二電極，連接至一全域選擇線；一第二開關，包含多個開關，每一該些開關包含：
一第一電極；以及一第二電極，連接至該全域選擇線；一第三開關，包含多個開關，每一該些開關包含：一第一電極，連接至該第一開關的該第一電極；以及一第二電極，連接至一第一記憶體單元子集的多個第一電極；以及一第四開關，包含多個開關，每一該些開關包含：一第一電極，連接至該第二開關的該第一電極；以及一第二電極，連接至一第二記憶體單元子集的多個第一電極。6.根據(jù)權利要求5所述的記憶體陣列，其特征在于，該第一記憶體單元子集的多個第二電極是連接至一全域位元線；以及該第二記憶體單元子集的多個第二電極是連接至該全域位元線。7.根據(jù)權利要求5所述的記憶體陣列，其特征在于，該第一開關的每一該些開關的每一柵極電極是連接至多個開關控制線中的一各別開關控制線；該第二開關的每一該些開關的每一柵極電極是連接至該些開關控制線中的一各別開關控制線；該第三開關的每一該些開關的每一柵極電極是連接至該些開關控制線中的一各別開關控制線；以及該第四開關的每一該些開關的每一柵極電極是連接至該些開關控制線中的一各別開關控制線。8.一種記憶體系統(tǒng)，其特征在于，包含：一記憶體陣列，包含：一第一開關，包含多個開關；一第一記憶體單元組，具有耦接至一第一區(qū)域選擇線的多個第一電極及耦接至該第一開關的該些開關的多個第二電極；以及一第二記憶體單元組，具有耦接至一第二區(qū)域選擇線的多個第一電極及耦接至該第一開關的該些開關的多個第二電極；以及一控制器，連接至該記憶體陣列，該控制器是用以：捺跳該第一開關的該些開關中的至少一開關，以電性耦接一全域位元線至該第一記憶體單元組的該些第二電極。9.根據(jù)權利要求8所述的記憶體系統(tǒng)，其特征在于，還包含一第二開關，該第二開關還具有多個開關，且其中該控制器還用以：捺跳該第二開關的該些開關中的至少一開關，以將該全域位元線從該第二記憶體單元組的該些第二電極電性去耦接。10.根據(jù)權利要求8所述的記憶體系統(tǒng)，其特征在于，還包含一第二開關，該第二開關還具有多個開關，且其中該控制器還用以：捺跳該第二開關的該些開關中的至少一開關，以電性耦接該第一區(qū)域選擇線至一全域選擇線。
技術總結
本文揭露的是關于一種記憶體陣列與記憶體系統(tǒng)。在一態(tài)樣中，記憶體陣列包含：第一記憶體單元組與第二記憶體單元組；第一開關，其中的每一開關包含連接至第一記憶體單元子集的第一電極的第一電極，以及第二電極；第二開關，其中的每一開關包含連接至第二記憶體單元子集的第一電極的第一電極，以及第二電極；以及第三開關，其中的每一開關包含連接至第一全域位元線的第一電極，以及連接至第一開關的第二電極與第二開關的第二電極的第二電極。電極。電極。
