半導體結構及其形成方法與流程
1.本技術涉及集成電路技術領域，具體涉及一種半導體結構及其形成方法。
背景技術：
2.mems(micro electromechanical system，微機電裝置)在近年來得到高速發展，其是對微米和/或納米材料進行設計、加工、制造、測量和控制的技術，包括機械構件、光學系統、驅動部件和電控系統等構成單元，廣泛應用于智能系統、消費電子、可穿戴設備、智能家居、系統生物技術的合成生物學與微流控技術等領域。mems器件主要分為四類，傳感mems器件，生物mems器件，光學mems器件和射頻mems器件。mems技術正發展成為一個巨大的產業，目前mems市場的主導產品為微致動器，壓力傳感器、加速度計、微陀螺儀、墨水噴嘴和硬盤驅動頭等。
3.mems器件往往包括多個半導體結構，這些半導體結構需要互連以協助實現相應mems器件的各類功能，傳統的互連方案容易增加mems器件的工藝難度。
技術實現要素：
4.鑒于此，本技術提供一種半導體結構及其形成方法，以解決傳統的互連方案容易增加mems器件工藝難度的問題。
5.本技術提供一種半導體結構的形成方法，包括：
6.提供基底，所述基底表面形成有導電區；
7.在所述導電區上形成第一介質層，所述第一介質層至少暴露出所述導電區的部分表面；
8.在所述第一介質層的表面形成第一導電層，且所述第一導電層保形覆蓋所述第一介質層，還覆蓋暴露的導電區表面；
9.在所述基底上形成第二介質層，所述第二介質層覆蓋所述基底和所述第一導電層除頂部表面的其他表面，且所述第二介質層表面與所述第一導電層的頂部表面齊平；
10.在所述第二介質層上形成第二導電層，所述第二導電層至少覆蓋所述第一導電層的部分頂部表面。
11.可選地，在所述第一介質層的表面形成第一導電層的方法包括：
12.沉積覆蓋整個所述導電區和所述第一介質層的第一導電材料層，對所述第一導電材料層進行圖形化，形成所述第一導電層。
13.可選地，在所述基底上形成第二介質層的方法包括：
14.沉積覆蓋所述基底以及所述第一導電層的第二介質材料層，以所述第一導電層頂部表面為停止層，對所述第二介質材料層進行平坦化，得到與所述第一導電層齊平的第二介質層。
15.可選地，在所述第二介質層上形成第二導電層的方法包括：
16.沉積覆蓋所述第一導電層頂部表面的第二導電材料層，對所述第二導電材料層進
行圖形化，形成各端分別向所述第一導電層各側延伸的第二導電層。
17.可選地，在所述導電區上形成第一介質層的方法包括：
18.在所述導電區上形成介質塊，刻蝕所述介質塊，得到拐角為圓角且至少暴露出所述導電區的部分表面的所述第一介質層。
19.可選地，所述形成方法還包括：
20.在所述第二介質層上形成第三介質層，所述第三介質層覆蓋所述第二介質層，且表面與所述第二導電層的表面齊平。
21.可選地，所述在所述第二介質層上形成第三介質層的方法包括：
22.沉積覆蓋所述第二介質層的第三介質材料層，以所述第二導電層為停止層，對所述第三介質材料層進行平坦化，得到與所述第二導電層齊平的第三介質層。
23.可選地，在所述基底上第二介質層之后，所述形成方法還包括：在所述第二介質層上形成第三介質層，所述第三介質層覆蓋所述第二介質層；刻蝕所述第三介質層，形成開口，所述開口底部至少暴露出所述第一導電層的部分表面；
24.所述在所述第二介質層上形成第二導電層的方法包括：在所述開口內形成所述第二導電層，所述第二導電層的表面與所述第三介質層的表面齊平。
25.本技術還提供一種半導體結構，包括：
26.基底，所述基底的表面設有導電區；
27.位于所述導電區上方的第一介質層，所述第一介質層至少暴露出所述導電區的部分表面；
28.保形覆蓋所述第一介質層的第一導電層，所述第一導電層還覆蓋暴露的導電區表面；
29.位于所述基底上方的第二介質層，所述第二介質層覆蓋所述基底和所述第一導電層除頂部表面的其他表面，且表面與所述第一導電層的頂部表面齊平；
30.位于所述第二介質層上方的第二導電層，所述第二導電層至少覆蓋所述第一導電層的部分頂部表面。
31.可選地，所述半導體結構還包括：
32.位于所述第二介質層上方的第三介質層，所述第三介質層覆蓋所述第二介質層，且表面與所述第二導電層的表面齊平。
33.上述半導體結構及其形成方法，在基底的導電區上形成第一介質層，在第一介質層的表面形成第一導電層，抬高第一導電層的互連位置，再形成第二介質層，對第二介質層和第一導電層的表面進行平坦化，保證后續結構形成前金屬層與介質層平整，再在第二介質層上形成第二導電層，以抬高互連面，降低后續相關工藝難度，并在第二導電層的兩側形成第三介質層，使第二導電層和第三介質層齊平，進一步降低后續各項工藝難度；其中第二導電層的整個頂部表面作為后續互連面積，使互連面積得到增大，相應半導體結構的互連能力得到提升。
附圖說明
34.為了更清楚地說明本技術實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本技術的一些實施例，對于
本領域技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
35.圖1為傳統方案的互連結構示意圖；
36.圖2為本技術一實施例中半導體結構的形成方法流程圖；
37.圖3a、圖3b、圖3c、圖3d和圖3e分別為本技術一實施例中各步驟所得結構示意圖；
38.圖4為傳統方案的互連結構示意圖；
39.圖5為本技術一實施例的半導體結構示意圖；
40.圖6a和圖6b分別為本技術一實施例中部分步驟所得結構示意圖；
41.圖7為本技術一實施例的半導體結構示意圖；
42.圖8a、圖8b和圖8c分別為本技術一實施例中半導體結構與其他對象的連接示意圖；
43.圖9為本技術一實施例的微型致動器的結構示意圖；
44.圖10是圖9中位移模塊的結構示意圖。
具體實施方式
45.在傳感mems器件或者光學mems器件中，例如微致動器中，半導體結構之間的互連通常采用金屬互連等互連工藝，金屬互連工藝這一類互連工藝是集成電路技術中的重要工藝，其工藝特征對所在集成電路后續的工藝過程，所得電路的性能等方面均存在重要影響。傳統的互連工藝中，為了保證兩層導電層之間的互連，通常需要設置尺寸較大的通孔，比如針對金屬互連結構這一半導體結構，則需要在通過設置尺寸較大的通孔使第二層金屬與第一層金屬之間互連。上述尺寸較大的通孔在第二層導電層填充后會出現如圖1所示的凹坑，如果采用該凹坑直接用于后續互連，凹坑的轉折過多，影響后續形成的互連工藝的難度。如果將該凹坑填滿，則該凹坑使后續互連等工藝需要采用特定材料對齊進行填平等額外處理，容易增加后續工藝過程中的復雜性和難度；同時由于凹坑內部被填滿，僅有部分介質層表面的第二金屬層才能作為互連，則用于互連的有效面積較小，影響后續其他互連的精度，進而加大了工藝難度。
46.針對上述問題，本技術提供一種半導體結構及其形成方法，在基底的導電區上形成第一介質層，在第一介質層的表面形成第一導電層，抬高第一導電層的互連位置，再形成第二介質層，對第二介質層和第一導電層的表面進行平坦化，保證后續結構形成前金屬層與介質層平整，再在第二介質層上形成第二導電層，以抬高互連面，降低后續互連等各類工藝難度，并在第二導電層的兩側形成第三介質層，使第二導電層和第三介質層齊平，進一步降低后續各項工藝的復雜性和工藝難度。
47.下面結合附圖，對本技術實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本技術一部分實施例，而非全部實施例。基于本技術中的實施例，本領域技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本技術保護的范圍。在不沖突的情況下，下述各個實施例及其技術特征可以相互組合。
48.本技術在第一方面提供一種半導體結構的形成方法，參考圖2所示，該形成方法包括：
49.s110，如圖3a所示，提供基底310，所述基底310表面形成有導電區311。
50.參考圖3a所示，上述基底可以包括襯底層311和襯底層頂部表面設置的導電區312，導電區312至少設有一個電連接端。在一些半導體結構中，上述襯底層311內部包括至少一個晶體管等電子元器件，各個電子元器件連接成對應的工作電路，該工作電路的外部引腳與導電區312的電連接端對應連接，這樣該工作電路可以通過導電區312與外部電路和/或外部電源等外部連接對象連接。上述導電區312可以覆蓋有為金屬薄膜等導電層，以保證與外部的良好電接觸。
51.s120，如圖3b所示，在所述導電區312上形成第一介質層321，所述第一介質層321至少暴露出所述導電區312的部分表面。
52.上述步驟在導電區312上方形成第一介質層321，可以抬高相應互連部位。第一介質層321至少暴露出導電區312的部分表面，以使后續形成的第一導電層330與導電區312被暴露的該部分表面保持電接觸，該部分表面的尺寸可以依據第一導電層與導電區312的接觸需求和/或第一導電層的相關尺寸等因素設置。
53.上述第一介質層321的厚度可以依據相應半導體結構的尺寸、后續第一導電層的尺寸需求和/或相關工藝需求等因素設置，其通常處于一個合理的厚度范圍，比如為整個半導體結構的1/4至2/3這一厚度范圍，能夠防止第一介質層321的厚度過大導致半導體結構厚度大，不利于該半導體結構的后續集成，也不至于使第一介質層321的厚度過小，難以控制后續第二介質層的厚度，并導致后續表面進行化學機械研磨等平坦化工藝的難度增大；還可以為0.1微米至5微米，以在保證絕緣效果的基礎上，充分抬高互連面(如后續第二導電層)，進一步提升互連能力；在一些半導體結構中，第一介質層321的厚度還可以設為其他厚度范圍。
54.具體地，該步驟可以通過各種沉積工藝在導電區312上方形成介質材料，再依據第一介質層321的形狀和/或尺寸需求對該介質材料進行圓角處理、刻蝕和/或圖形化處理，形成第一介質層321，以使第一介質層321暴露出導電區312的相應表面，具有降低后續工藝難度的形狀或其他特征。上述導電區312可以呈矩形或者圓形等適于設置第一介質層321和后續第一導電層的形狀，導電區312的各邊長尺寸可以依據形狀特征及需要提供的互連能力設置，通常需要使導電區312的面積大于某一面積閾值，以保證充足的導電接觸面積。第一介質層321的底面形狀和側壁形狀可以依據相關結構特征和工藝需求確定。在一個示例中，第一介質層321的底面形狀可以與導電區312的形狀相同或者相似，以便于控制第一介質層321底面邊界與導電區312邊界之間的距離參數等工藝參數，降低相應的工藝難度。
55.具體地，處理上述介質材料的過程可以包括：對上述介質材料進行圓角處理，可以降低第一介質層321拐角特征為后續形成第一導電層帶來的難度；將上述介質材料圖形化處理成側壁傾斜，橫截面為正梯形，可以降低后續在第一介質層321表面沉積第一導電層的難度；和/或，刻蝕第一介質層321，使第一介質層321的兩側均暴露出導電區的表面，為第一導電層預留足夠大的導電區接觸面積，提升互連可靠性。
56.在一個示例中，在所述導電區312上形成第一介質層321的方法具體包括：在所述導電區312上形成介質塊，刻蝕所述介質塊，得到頂部和側壁連接處拐角為圓角且至少暴露出所述導電區的部分表面的所述第一介質層321，以降低第一介質層321拐角特征為后續形成第一導電層帶來的難度，并為第一導電層預留所需的導電區接觸面積，保證互連可靠性。
57.在一個示例中，在所述導電區312上形成第一介質層321的方法也可以包括：在導
電區312上形成介質塊，按照導電區312的位置特征刻蝕介質塊，得到兩側均暴露出導電區312表面的第一介質層321，以使第一介質層321兩側均存在導電區312表面與第一導電層330連通，提升連通穩定性。可選地，如圖3b所示，第一介質層321兩側分別暴露的導電區312的表面面積相等，以提高相應互連結構的規整性，進一步提升互連能力。
58.s130，如圖3c所示，在所述第一介質層321的表面形成第一導電層330，且所述第一導電層330保形覆蓋所述第一介質層321，還覆蓋暴露的導電區312表面。
59.上述第一導電層330可以包括金屬層等導電性能良好的導電結構。形成第一導電層330的工藝可以包括沉積工藝等鍍膜工藝。在一個示例中，可以采用化學氣相淀積工藝、物理氣相淀積工藝或者原子層淀積工藝等淀積工藝形成第一導電層330，以實現對第一導電層330形成過程的精確控制，從而保證所形成的第一導電層330覆蓋第一介質層321的頂部表面、各個側壁、以及暴露的導電區312表面。
60.在一個示例中，在所述第一介質層321的表面形成第一導電層330的方法具體包括：沉積覆蓋整個所述導電區312和所述第一介質層321的第一導電材料層，采用刻蝕工藝對所述第一導電材料層進行圖形化，以去除超出導電區312的部分和/或第一導電層330側壁過厚的部分導電材料，形成所述第一導電層330，使所得到的第一導電層330的表面平整，厚度能夠便于進行后續各項工藝，相應的互連性能得到保障。上述刻蝕工藝所采用的各個參數可以依據第一導電材料層的導電性能、第一介質層321的尺寸和/或導電區312的尺寸等因素確定，比如第一導電層330頂部表面的形狀可以與第一介質層321的頂部表面形狀匹配，以降低沉積工藝的難度，尺寸大于第一介質層321的頂部表面，且小于導電區312的對應尺寸，以在保證互連性能的基礎上，盡可能減小尺寸，從而減小相應半導體結構的尺寸，便于該半導體結構的后續集成；側壁厚度可以依據暴露出的導電區表面尺寸設置，可以小于該導電區表面尺寸，減小占用空間；第一導電層330的底端還可以包括超出側壁的延伸端，該延伸端覆蓋整個導電區312，以有效利用導電區312的導電接觸面積，使第一導電層330與導電區312充分接觸，提升互連可靠性。
61.s140，如圖3d所示，在所述基底310上形成第二介質層322，所述第二介質層322覆蓋所述基底310和所述第一導電層330除頂部表面的其他表面，且第二介質層322表面與所述第一導電層330的頂部表面齊平。
62.上述第二介質層322包括第一導電層330一側的第一介質體322a和第一導電層330另一側的第二介質體322b，第一介質體322a覆蓋位于第一導電層330一側的表面，第二介質體322b覆蓋位于第一導電層330另一側的表面。具體地，上述步驟可以采用化學氣相淀積工藝、物理氣相淀積工藝或者原子層淀積工藝等淀積工藝形成第二介質層322，以實現對第二介質層322形成過程的精確控制，從而保證所形成的第二介質層322的精度。
63.在一個示例中，在所述基底310上第二介質層322的方法具體包括：沉積覆蓋所述基底310和所述第一導電層330的第二介質材料層，以第一導電層頂部表面為停止層，對第二介質材料層進行化學機械研磨等平坦化處理，以使第二介質層322和第一導電層330的表面平整，得到與第一導電層330齊平的第二介質層322。
64.s150，如圖3e所示，在所述第二介質層322上形成第二導電層340，所述第二導電層340至少覆蓋所述第一導電層330的部分頂部表面。
65.上述第二導電層340可以包括金屬層等導電性能良好的導電結構，以通過該導電
結構與其他互連結構等半導體結構進行互連。
66.上述各個步驟能夠形成無孔通孔互連這一半導體結構，該半導體結構預先抬高無接觸孔設計工藝的互連部位，通過第二導電層340可以與其他半導體結構實現可靠互連，能夠消除互連部位開口仿形出的金屬凹坑，即不存在凹坑等增加后續工藝難度的特征，可以降低該半導體結構后續所需各項工藝的難度，提升該半導體結構的實用性。具體地，上述步驟可以采用化學氣相淀積工藝、物理氣相淀積工藝或者原子層淀積工藝等淀積工藝形成第二導電層340，以實現對第二導電層340形成過程的精確控制，從而保證所形成的第二導電層340的精度。在一些示例中，上述第二導電層340可以覆蓋第一導電層330的整個頂部表面，以使兩者之間充分接觸，提高互連性能。
67.參考圖4所示，針對圖1所示的互連結構，有些示例在凹坑內填充絕緣材質，這樣只能在露出的翅膀金屬部分(圖示互連部分)進行后續互連，互連的有效面積小。針對這一問題，本技術的一個實施例中，在所述第二介質層322上形成第二導電層340的方法進一步包括：沉積覆蓋所述第一導電層330頂部表面的第二導電材料層，對所述第二導電材料層進行圖形化，形成各端分別向所述第一導電層330各側延伸的第二導電層340。
68.本實施例中，第二導電層340的各端沿第二介質層322的頂部表面向第一導電層330的各側延伸，即第二導電層340覆蓋第一導電層330的頂部表面，各端均超出該頂部表面，這樣第二導電層340的整個頂部表面均能作為后續互連面積，互連面積得到增大，互連可靠性得到提升。具體地，上述第二導電層340兩端可以沿第二介質層322的頂部表面向所述第一導電層330的兩側延伸至對齊導電區312的邊界線，這樣第二導電層340提供的互連面積與導電區312的面積相同，可以進一步保證相應半導體結構的互連可靠性。
69.在一個實施例中，所述形成方法還可以包括：參考圖5所示，在所述第二介質層322上形成第三介質層323，所述第三介質層323覆蓋所述第二介質層322，且表面與所述第二導電層340的表面齊平。
70.上述第三介質層323包括第二導電層340一側的第三介質體323a和第二導電層340另一側的第四介質體323b，第三介質體323a覆蓋第二介質層322位于第二導電層340一側的表面，第四介質體323b覆蓋第二介質層322位于第二導電層340另一側的表面。具體地，本實施例可以采用化學氣相淀積工藝、物理氣相淀積工藝或者原子層淀積工藝等淀積工藝形成第三介質層323，以實現對第三介質層323形成過程的精確控制，從而保證所形成的第三介質層323的精度。
71.在一個示例中，在所述第二介質層322上形成第三介質層323的方法具體包括：沉積覆蓋所述第二介質層322的第三介質材料層，以所述第二導電層340為停止層，對所述第三介質材料層進行化學機械研磨等平坦化處理，使第三介質層323和第二導電層340的表面平整，得到與第二導電層340齊平的第三介質層。
72.在另一個實施例中，在所述基底上第二介質層之后，所述形成方法還包括：如圖6a所示，在所述第二介質層322上形成第三介質層323，所述第三介質層323覆蓋所述第二介質層323；刻蝕第三介質層323，形成開口，以及開口兩側的第三介質體323a和第四介質體323b，所述開口底部至少暴露出第一導電層330的部分表面，以讓后續形成的第二導電層340接觸該部分表面，使兩者之間保持良好的電接觸。這里刻蝕第三介質層323所形成的暴露區尺寸可以依據第二導電層340所提供的互連需求設置，暴露區尺寸越大，對應半導體結
構中第二導電層340的表面面積越大，即互連面積越大，對應的互連可靠性越高。
73.所述在所述第二介質層322上形成第二導電層340的方法具體包括：在所述開口內形成第二導電層340，所述第二導電層340的表面與所述第三介質層的表面齊平，以降低后續相應半導體結構所需的各項工藝難度。
74.以上半導體結構的形成方法，在基底310的導電區312上方形成第一介質層321，以抬高導電區312這一互連位置，第一介質層321至少暴露出導電區312的部分表面，使在第一介質層321的表面形成第一導電層330，第一導電層330保形覆蓋第一介質層321，還覆蓋暴露的導電區表面；在基底310上形成第二介質層，與第一導電層330齊平，再在第二介質層322上形成第二導電層340，使第二導電層340至少覆蓋第一導電層330的部分頂部表面，保證良好的互連性能，降低相應半導體結構后續各項工藝難度。此外還在第二導電層340的兩側形成第三介質層323，使第二導電層340和第三介質層323齊平，進一步相關工藝難度；其中第二導電層340的整個頂部表面作為后續互連面積，使互連面積得到增大，互連能力得到提升。
75.本技術第二方面提供一種半導體結構，可以采用上述任一實施例提供的半導體結構的形成方法形成，參考圖7所示，該半導體結構包括：
76.基底310，所述基底310的表面設有導電區312；
77.位于所述導電區312上方的第一介質層321，所述第一介質層321至少暴露出所述導電區312的部分表面；
78.保形覆蓋所述第一介質層321的第一導電層330，所述第一導電層330還覆蓋暴露的導電區312表面；
79.位于所述基底310上方的第二介質層322，所述第二介質層322覆蓋所述基底310和所述第一導電層330除頂部表面的其他表面，且表面與所述第一導電層330的頂部表面齊平；
80.位于所述第二介質層321上方的第二導電層340，所述第二導電層340至少覆蓋所述第一導電層330的部分頂部表面。
81.其中，基底310的導電區312至少設有一個電連接端，內部可以包括至少一個晶體管等電子元器件，各個電子元器件連接成對應的工作電路，該工作電路的外部引腳與導電區312的電連接端對應連接，這樣該工作電路可以通過導電區312與外部電路和/或外部電源等外部連接對象連接。上述導電區312可以覆蓋有為金屬薄膜等導電層，以保證與外部的良好電接觸。導電區312可以呈矩形或者圓形等適于設置第一介質層321和后續第一導電層的形狀，導電區312的各邊長尺寸可以依據形狀特征及需要提供的互連能力設置，通常需要使導電區312的面積大于某一面積閾值，以保證充足的導電接觸面積。第一介質層321的底面形狀和側壁形狀可以依據相關結構特征和工藝需求確定。在一個示例中，第一介質層321的底面形狀可以與導電區312的形狀相同或者相似，以便于控制第一介質層321底面邊界與導電區312邊界之間的距離參數等工藝參數，降低相應的工藝難度。
82.上述第一介質層321的形狀、尺寸和/或在導電區312的具體位置等特征可以依據第一導電層330與導電區312的接觸需求和/或第一導電層的相關尺寸等因素設置。具體地，第一介質層321可以包括矩形這一類易于刻蝕的形狀，降低形成第一介質層321的難度；也可以包括梯形等有助于后續表面形成所需沉積層的形狀。各個拐角可以為直角，也可以為
圓角等其他便于后續形成沉積層的形狀。其尺寸，比如接觸導電區312的底面尺寸可以依據后續第一導電層330與導電區312之間接觸需求設置，其底面通常不超過導電區312面積的一定比例，以為第一導電層330預留充足的導電區接觸面積；厚度可以依據相應半導體結構的尺寸、后續第一導電層的尺寸需求和/或相關工藝需求等因素設置，其通常處于一個合理的厚度范圍，比如為整個半導體結構的1/4至2/3這一厚度范圍或者其他厚度范圍，以防止第一介質層321的厚度過大導致半導體結構厚度達，不利于該半導體結構的后續集成，也不至于使第一介質層321的厚度過小，難以控制后續第二介質層的厚度，并導致后續表面進行化學機械研磨等平坦化工藝的難度增大。其可以設置在導電區312的中心區域，各側暴露的導電區312表面尺寸相等，以使后續第一介質層321表面形成的第一導電層330各處尺寸相匹配，進一步降低相應的形成工藝難度。
83.在一個實施例中，所述第一介質層321的側壁傾斜，橫截面為正梯形，以降低后續在第一介質層321表面沉積第一導電層330的工藝難度，還可以保證底面與導電區312充分接觸；
84.所述第一介質層的底面與所述導電區的面積之比小于或者等于2/3，以為第一導電層330預留足夠大的導電區接觸面積，提升兩者之間的互連可靠性；
85.和/或，所述第一介質層330的兩側均暴露出所述導電區312的表面，使第一導電層330的各側底面均與導電區312接觸，進一步提升接觸可靠性。
86.在一個實施例中，所述第一導電層330的底面邊界線對齊所述導電區312的邊界線，以有效利用導電區312的導電接觸面積，使第一導電層330與導電區312充分接觸。
87.具體地，如圖7所述，第一導電層330的底端可以沿導電區312向第一介質層330的外側延伸，以保證第一導電層330底面與導電區312充分接觸；該底端可以延伸至導電區312的邊界線，保證其底面各處接觸的有效性。進一步地，第一導電層33的各部分特征和參數可以依據第一導電材料層的導電性能、第一介質層321的尺寸和/或導電區312的尺寸等因素設置，比如第一導電層330頂部表面的形狀可以與第一介質層321的頂部表面形狀匹配，以降低沉積工藝的難度，頂部表面的尺寸大于第一介質層321頂部表面的對應尺寸，且小于導電區312的對應尺寸，以在保證互連性能的基礎上，盡可能減小尺寸，從而減小相應半導體結構的尺寸，便于該半導體結構的后續集成；側壁厚度可以依據暴露出的導電區表面尺寸設置，可以小于該導電區表面尺寸，減小占用空間；第一導電層330的底端還可以包括超出側壁的延伸端，該延伸端覆蓋整個導電區312，以有效利用導電區312的導電接觸面積，使第一導電層330與導電區312充分接觸，提升互連可靠性。
88.在一個實施例中，所述第二導電層覆蓋所述第一導電層的整個頂部表面，以使兩者之間充分接觸，提高互連性能。
89.具體地，所述第二導電層340的兩端沿所述第二介質層表面向所述第一導電層330的頂部表面兩側延伸，以增大第二導電層340提供的互連面積，進一步提升相應半導體結構的可靠性。具體地，上述第二導電層340兩端可以延伸至對齊導電區312的邊界線，這樣第二導電層340提供的互連面積與導電區312的面積相同，對應的互連性能得到保持。
90.在一個實施例中，如圖5所示，上述半導體結構還包括：位于所述第二介質層上方的第三介質層323，所述第三介質層323覆蓋所述第二介質層322，且表面與所述第二導電層340的表面齊平，使對應半導體結構的表面平坦，能夠進一步降低后續各項工藝的難度。
91.圖5所示的半導體結構可以設于半導體器件中，以為對應的半導體器件提供與外部電路和/或器件進行電連接的端口。其中，半導體器件與外部電路和/或器件進行電連接的端口為第二導電層340的表面，第二導電層340的表面能夠提供較大的互連面積，具有較高的互連可靠性。
92.在一個示例中，參考圖8a所示，設于半導體器件的半導體結構可以連接其他電路410，以使半導體器件通過該半導體結構與其他電路410進行電連接，響應其他電路410的各項需求。具體地，其他電路410包括電連接端411，電連接端411與第二導電層340進行電連接，以使實現相應半導體器件與其他電路410之間的電連接，使兩者在作業過程中相互協助，實現各項功能。
93.在一個示例中，設有上述半導體結構的半導體器件還可以與其他設有上述半導體結構的半導體器件進行互連。例如參考圖8b所示，分別位于兩個半導體器件的半導體結構之間進行互連，即下方半導體器件中的第二導電層340與上方半導體器件中的第二導電層340相互接觸，以實現上下兩個半導體器件之間的互連，使這兩個半導體器件能夠在工作過程中相互協助，實現對應功能。可選地，上下兩個半導體器件中的第二導電層340可以采用鍵合等相對簡單的工藝實現互連，以簡化互連對應的工藝流程，此外，鍵合的兩個第二導電層340均具有較大的互連面積，可以提高鍵合電連接的可靠性。
94.可選地，在某設有上述半導體結構的半導體器件位于上方時，上方的半導體器件還可以通過其他互連部位與下方半導體器件中的第二導電層340互連，以使上方半導體結構中的第二導電層340提供其他電路和/或器件對應的互連端，可以進一步提升互連性能，還可以提高互連過程中的靈活性。例如參考圖8c所示，上方半導體器件通過第一導電層330的底部與下方半導體器件中的第二導電層340互連，此時下方半導體器件中的第二導電層340具有較大的互連面積，更容易與第一導電層330的底部實現互連，還能提升對應的互連可靠性；上方半導體結構中的第二導電層340可以為其他電路和/或器件提供可靠的互連端，這樣在提高互連可靠性的基礎上，多器件之間的互連靈活性得到提升。
95.在一個實施例中，所述第一導電層330和/或所述第二導電層340包括金屬層這一類導通性能良好的結構，以保證互連性能。
96.可選地，所述金屬層的材料為銅、鋁或者鎢等金屬材料。
97.在一實施例中，參考圖9和圖10，圖9是一種微型致動器的結構示意圖，圖10是圖9中位移模塊的具體結構圖。具體為，所述半導體結構為微型致動器，所述微型致動器內具有固定平臺10；至少一個位移模塊，位于所述固定平臺10上，所述位移模塊70包括：橫向驅動電極組，位于所述固定平臺10上，所述橫向驅動電極組包括兩個分立的且相對設置的橫向驅動電極721，所述橫向驅動電極的排列方向與所述移動方向相同，沿所述移動方向，任一個所述橫向驅動電極包括與另一個所述橫向驅動電極相背的第一側面；幾字型的可動電極71，懸空設置于所述橫向驅動電極組和所述固定平臺10上，且與所述橫向驅動電極組相對應，所述可動電極71包括與所述橫向驅動電極組的頂面相對設置的頂部電極、與所述橫向驅動電極的第一側面相對設置的側部電極、以及與所述固定平臺10相對設置的底部電極，所述側部電極與相對應的所述橫向驅動電極之間具有第一預設間距，所述第一預設間距等于所述預設移動步長；
98.固定電極50，位于所述固定平臺10上，且所述固定電極50沿所述移動方向位于所
述可動電極71的兩側；彈簧導線51，位于所述底部電極和固定電極50之間，所述彈簧導線51的一端與所述底部電極相連，另一端與所述固定電極50相連，且所述彈簧導線51用于支撐所述可動電極71；
99.第一縱向驅動電極，位于所述底部電極下方的所述固定平臺10上；
100.可移動平臺74，用于支撐被移動部件，所述可移動平臺74位于所述位移模塊的頂部上方，且所述可移動平臺74與所述固定平臺10平行設置；
101.其中，所述可移動平臺74通過位于可移動平臺74底部的電極板73能夠與所述頂部電極相嚙合或靜電吸合，從而帶動可移動平臺74移動，進而帶動被移動部件移動。
102.參考圖10，可以看出，所述固定電極50和橫向驅動電極721通過位于固定平臺10內的互連結構提供電信號。由于移動模塊需要驅動可動部件運動，可動部件具有一定的重量，而移動模塊需要的驅動力較大，驅動力的大小和壓降有關系，而移動模塊均由半導體硅形成，采用tsv的方式所承受的電流較小，而采用凹陷設置，用于上層連接的金屬的面積較小，因此，采用上述實施例中任意結構應用于固定平臺10與固定電極50和橫向驅動電極721的互連，能夠提高器件的性能和可靠性。
103.上述實施例中的提供的半導體結構的應用不僅限于此，還可以因應用于其他大尺寸或高壓器件的封裝中，例如：mems致動器，壓力傳感器、加速度計、陀螺儀、射頻開關等器件中。
104.對于上述各實施提供的半導體結構，可以采用上述任一實施例提供的半導體結構的形成方法形成，其具有上述半導體結構的形成方法所具有的所有有益效果，該半導體結構可以降低后續相關工藝的難度，互連可靠性高，適用于各類半導體產品。
105.盡管已經相對于一個或多個實現方式示出并描述了本技術，但是本領域技術人員基于對本說明書和附圖的閱讀和理解將會想到等價變型和修改。本技術包括所有這樣的修改和變型，并且僅由所附權利要求的范圍限制。特別地關于由上述組件執行的各種功能，用于描述這樣的組件的術語旨在對應于執行所述組件的指定功能(例如其在功能上是等價的)的任意組件(除非另外指示)，即使在結構上與執行本文所示的本說明書的示范性實現方式中的功能的公開結構不等同。
106.即，以上所述僅為本技術的實施例，并非因此限制本技術的專利范圍，凡是利用本技術說明書及附圖內容所作的等效結構或等效流程變換，例如各實施例之間技術特征的相互結合，或直接或間接運用在其他相關的技術領域，均同理包括在本技術的專利保護范圍內。
107.另外，在本技術的描述中，需要理解的是，術語“中心”、“縱向”、“橫向”、“長度”、“寬度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底”、“內”、“外”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本技術和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本技術的限制。另外，對于特性相同或相似的結構元件，本技術可采用相同或者不相同的標號進行標識。此外，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特征的數量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個或者更多個特征。在本技術的描述中，“多個”的含義是兩個或兩個以上，除非另有明確具體的限定。
108.在本技術中，“示例性”一詞是用來表示“用作例子、例證或說明”。本技術中被描述為“示例性”的任何一個實施例不一定被解釋為比其它實施例更加優選或更加具優勢。為了使本領域任何技術人員能夠實現和使用本技術，本技術給出了以上描述。在以上描述中，為了解釋的目的而列出了各個細節。應當明白的是，本領域普通技術人員可以認識到，在不使用這些特定細節的情況下也可以實現本技術。在其它實施例中，不會對公知的結構和過程進行詳細闡述，以避免不必要的細節使本技術的描述變得晦澀。因此，本技術并非旨在限于所示的實施例，而是與符合本技術所公開的原理和特征的最廣范圍相一致。
技術特征：
1.一種半導體結構的形成方法，其特征在于，所述形成方法包括：提供基底，所述基底表面形成有導電區；在所述導電區上形成第一介質層，所述第一介質層至少暴露出所述導電區的部分表面；在所述第一介質層的表面形成第一導電層，且所述第一導電層保形覆蓋所述第一介質層，還覆蓋暴露的導電區表面；在所述基底上形成第二介質層，所述第二介質層覆蓋所述基底和所述第一導電層除頂部表面的其他表面，且所述第二介質層表面與所述第一導電層的頂部表面齊平；在所述第二介質層上形成第二導電層，所述第二導電層至少覆蓋所述第一導電層的部分頂部表面。2.根據權利要求1所述的半導體結構的形成方法，其特征在于，在所述第一介質層的表面形成第一導電層的方法包括：沉積覆蓋整個所述導電區和所述第一介質層的第一導電材料層，對所述第一導電材料層進行圖形化，形成所述第一導電層。3.根據權利要求1所述的半導體結構的形成方法，其特征在于，在所述基底上形成第二介質層的方法包括：沉積覆蓋所述基底以及所述第一導電層的第二介質材料層，以所述第一導電層頂部表面為停止層，對所述第二介質材料層進行平坦化，得到與所述第一導電層齊平的第二介質層。4.根據權利要求1所述的半導體結構的形成方法，其特征在于，在所述第二介質層上形成第二導電層的方法包括：沉積覆蓋所述第一導電層頂部表面的第二導電材料層，對所述第二導電材料層進行圖形化，形成各端分別向所述第一導電層各側延伸的第二導電層。5.根據權利要求1所述的半導體結構的形成方法，其特征在于，在所述導電區上形成第一介質層的方法包括：在所述導電區上形成介質塊，刻蝕所述介質塊，得到拐角為圓角且至少暴露出所述導電區的部分表面的所述第一介質層。6.根據權利要求1所述的半導體結構的形成方法，其特征在于，所述形成方法還包括：在所述第二介質層上形成第三介質層，所述第三介質層覆蓋所述第二介質層，且表面與所述第二導電層的表面齊平。7.根據權利要求6所述的半導體結構的形成方法，其特征在于，所述在所述第二介質層上形成第三介質層的方法包括：沉積覆蓋所述第二介質層的第三介質材料層，以所述第二導電層為停止層，對所述第三介質材料層進行平坦化，得到與所述第二導電層齊平的第三介質層。8.根據權利要求1所述的半導體結構的形成方法，其特征在于，在所述基底上第二介質層之后，所述形成方法還包括：在所述第二介質層上形成第三介質層，所述第三介質層覆蓋所述第二介質層；刻蝕所述第三介質層，形成開口，所述開口底部至少暴露出所述第一導電層的部分表面；所述在所述第二介質層上形成第二導電層的方法包括：在所述開口內形成所述第二導
電層，所述第二導電層的表面與所述第三介質層的表面齊平。9.一種半導體結構，其特征在于，所述半導體結構包括：基底，所述基底的表面設有導電區；位于所述導電區上方的第一介質層，所述第一介質層至少暴露出所述導電區的部分表面；保形覆蓋所述第一介質層的第一導電層，所述第一導電層還覆蓋暴露的導電區表面；位于所述基底上方的第二介質層，所述第二介質層覆蓋所述基底和所述第一導電層除頂部表面的其他表面，且表面與所述第一導電層的頂部表面齊平；位于所述第二介質層上方的第二導電層，所述第二導電層至少覆蓋所述第一導電層的部分頂部表面。10.根據權利要求9所述的半導體結構，其特征在于，所述半導體結構還包括：位于所述第二介質層上方的第三介質層，所述第三介質層覆蓋所述第二介質層，且表面與所述第二導電層的表面齊平。
技術總結
本申請公開一種半導體結構及其形成方法，其中形成方法包括：提供基底，基底表面形成有導電區；在導電區上形成第一介質層，第一介質層至少暴露出導電區的部分表面；在第一介質層的表面形成第一導電層，且第一導電層保形覆蓋所述第一介質層，還覆蓋暴露的導電區表面；在基底上形成第二介質層，第二介質層覆蓋所述基底和第一導電層除頂部表面的其他表面，且第二介質層表面與第一導電層的頂部表面齊平；在第二介質層上形成第二導電層，第二導電層至少覆蓋第一導電層的部分頂部表面。其可以降低后續各項工藝難度；第二導電層的整個頂部表面作為后續互連面積，使互連面積得到增大，相應半導體結構的互連能力得到提升。體結構的互連能力得到提升。體結構的互連能力得到提升。
