鎖存電路及方法、電子設備與流程
1.本公開涉及集成電路技術領域，具體而言，涉及一種鎖存電路及方法、電子設備。
背景技術：
2.鎖存電路是數字電路中的一種具有記憶功能的邏輯元件，其可以把信號暫存以維持某種電平狀態。例如，在數字電路中記錄二進制數字信號“0”和“1”。
3.在置位信號或復位信號為低電平的時候，鎖存電路通常可以進行正常的數據傳輸或鎖存；然而，在置位信號或復位信號為高電平的時候，鎖存電路常常會產生電流泄露通路，導致功耗消耗。
4.需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。
技術實現要素：
5.本公開的目的在于提供一種鎖存電路、鎖存方法、及電子設備，以提供一種減小電流泄露的方法。
6.本公開的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本發明的實踐而習得。
7.根據本公開的第一方面，提供一種鎖存電路，包括：傳輸模塊、鎖存模塊和控制模塊；其中，
8.所述傳輸模塊，用于將輸入信號傳輸至所述鎖存模塊；
9.所述鎖存模塊，用于在置位信號或復位信號為低電平時，鎖存所述輸入信號或輸出所述輸入信號；
10.所述控制模塊，用于在所述置位信號或所述復位信號為高電平時，控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。
11.本公開的一種示例性實施例中，所述傳輸模塊包括并聯設置的第一nmos晶體管和第一pmos晶體管；
12.所述第一nmos晶體管由第一時鐘信號控制，所述第一pmos晶體管由與所述第一時鐘信號相反的第二時鐘信號控制。
13.本公開的一種示例性實施例中，所述控制模塊，用于改變所述第一時鐘信號，以關閉所述傳輸模塊。
14.本公開的一種示例性實施例中，所述控制模塊包括第一或非門和第一反相器；其中，
15.所述第一或非門的輸入端接入所述復位信號，所述第一或非門的輸出端輸出所述第一時鐘信號；
16.所述第一反相器的輸入端與所述第一或非門的輸出端相連，所述第一反相器的輸出端輸出所述第二時鐘信號。
17.本公開的一種示例性實施例中，所述控制模塊包括第二或非門和第二反相器；其中，
18.所述第二或非門的輸入端接入所述置位信號，所述第二或非門的輸出端輸出所述第一時鐘信號；
19.所述第二反相器的輸入端與所述第二或非門的輸出端相連，所述第二反相器的輸出端輸出所述第二時鐘信號。
20.本公開的一種示例性實施例中，所述控制模塊，用于在所述復位信號為高電平時，控制所述輸入信號為低電平；或者，在所述置位信號為高電平時，控制所述輸入信號為高電平，以使所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。
21.本公開的一種示例性實施例中，所述控制模塊包括第三或非門和第三反相器；其中，
22.所述第三或非門的輸入端接入所述復位信號，所述第三或非門的輸出端輸出所述輸入信號；
23.所述第三反相器的輸入端與所述第三或非門的輸出端相連，所述第三反相器的輸出端輸出反相數據延遲傳輸信號。
24.本公開的一種示例性實施例中，所述控制模塊包括第四或非門和第四反相器；其中，
25.所述第四或非門的輸入端接入所述置位信號，所述第四或非門的輸出端輸出所述輸入信號；
26.所述第四反相器的輸入端與所述第四或非門的輸出端相連，所述第四反相器的輸出端輸出反相數據傳輸信號。
27.本公開的一種示例性實施例中，所述鎖存模塊包括復位部和第一鎖存部；其中，
28.所述復位部包括耦接在所述第一鎖存部和接地電壓的端子之間的第二nmos晶體管，并通過所述第二nmos晶體管的柵極接收所述復位信號。
29.本公開的一種示例性實施例中，所述第一鎖存部包括：第一使能反相器、及串聯設置的第五反相器和第六反相器；其中，
30.所述第一使能反相器的輸入端與所述第五反相器的輸出端相連；所述第一使能反相器的輸出端與所述第五反相器的輸入端相連；
31.所述第二nmos晶體管耦接在所述第五反相器的輸入端；
32.所述傳輸模塊的輸出端與所述第五反相器的輸入端相連。
33.本公開的一種示例性實施例中，所述鎖存模塊包括置位部和第二鎖存部；其中，
34.所述置位部包括耦接在電源電壓的端子和所述第二鎖存部之間的第二pmos晶體管，并通過所述第二pmos晶體管的柵極接收對所述置位信號取反后的信號。
35.本公開的一種示例性實施例中，所述第二鎖存部包括：第二使能反相器、及串聯設置的第七反相器和第八反相器；其中，
36.所述第二使能反相器的輸入端與所述第七反相器的輸出端相連；所述第二使能反相器的輸出端與所述第七反相器的輸入端相連；
37.所述第二pmos晶體管耦接在所述第七反相器的輸入端；
38.所述傳輸模塊的輸出端與所述第七反相器的輸入端相連。
39.根據本公開的第二方面，提供一種鎖存電路的鎖存方法，所述方法應用于鎖存電路，所述鎖存電路包括：傳輸模塊、鎖存模塊和控制模塊；所述方法包括：
40.通過所述傳輸模塊將輸入信號傳輸至所述鎖存模塊；
41.在置位信號或復位信號為低電平時，通過所述鎖存模塊鎖存所述輸入信號或輸出所述輸入信號；
42.在所述置位信號或所述復位信號為高電平時，通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。
43.本公開的一種示例性實施例中，通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路包括：
44.通過所述控制模塊關閉所述傳輸模塊，以使所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。
45.本公開的一種示例性實施例中，所述傳輸模塊包括：由第一時鐘信號控制的第一nmos晶體管、由與所述第一時鐘信號相反的第二時鐘信號控制的第一pmos晶體管；
46.所述通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路包括：通過所述控制模塊改變所述第一時鐘信號，以關閉所述傳輸模塊。
47.本公開的一種示例性實施例中，所述傳輸模塊包括：由第一時鐘信號控制的第一nmos晶體管、由與所述第一時鐘信號相反的第二時鐘信號控制的第一pmos晶體管；
48.所述通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路包括：通過所述控制模塊在復位信號為高電平時，控制所述輸入信號為低電平；或者，在置位信號為高電平時，控制所述輸入信號為高電平，以使所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。
49.根據本公開的第三方面，提供一種電子設備，包括上述的鎖存電路。
50.本公開提供的技術方案可以包括以下有益效果：
51.本公開示例性實施方式提供的鎖存電路中，在置位信號set或復位信號rst為低電平時，該鎖存電路可以進行正常的輸入信號鎖存，也可以根據需要輸出所鎖存的信號。在置位信號set或復位信號rst為高電平時，通過控制模塊可以避免在傳輸模塊和鎖存模塊之間形成電流泄露通路，從而避免了電流泄露，減小了功耗消耗，也避免了由于電流泄露帶來的鎖存電路的功能失效。
52.應當理解的是，以上的一般描述和后文的細節描述僅是示例性和解釋性的，并不能限制本公開。
附圖說明
53.此處的附圖被并入說明書中并構成本說明書的一部分，示出了符合本公開的實施例，并與說明書一起用于解釋本公開的原理。顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。在附圖中：
54.圖1示意性示出了根據本公開的示例性實施方式中的一種鎖存器的邏輯符號的結構示意圖；
55.圖2示意性示出了根據本公開的示例性實施方式中的另一種鎖存器的邏輯符號的
結構示意圖；
56.圖3示意性示出了根據本公開的示例性實施方式中的一種鎖存電路的架構圖；
57.圖4示意性示出了根據本公開的示例性實施方式中的一種鎖存電路的結構示意圖；
58.圖5示意性示出了圖4所示鎖存電路中的一種控制模塊的結構示意圖；
59.圖6示意性示出了圖4所示鎖存電路中的另一種控制模塊的結構示意圖；
60.圖7示意性示出了根據本公開的示例性實施方式中的另一種鎖存電路的結構示意圖；
61.圖8示意性示出了圖7所示鎖存電路中的一種控制模塊的結構示意圖；
62.圖9示意性示出了圖7所示鎖存電路中的另一種控制模塊的結構示意圖；
63.圖10示意性示出了根據本公開的示例性實施方式中的一種鎖存電路的鎖存方法的流程圖。
具體實施方式
64.現在將參考附圖更全面地描述示例實施例。然而，示例實施例能夠以多種形式實施，且不應被理解為限于在此闡述的實施例；相反，提供這些實施例使得本公開將全面和完整，并將示例實施例的構思全面地傳達給本領域的技術人員。在圖中相同的附圖標記表示相同或類似的部分，因而將省略對它們的重復描述。
65.此外，所描述的特征、結構或特性可以以任何合適的方式結合在一個或更多實施例中。在下面的描述中，提供許多具體細節從而給出對本公開的實施例的充分理解。然而，本領域技術人員將意識到，可以實踐本公開的技術方案而沒有所述特定細節中的一個或更多，或者可以采用其它的方法、組元、裝置、步驟等。在其它情況下，不詳細示出或描述公知結構、方法、裝置、實現、材料或者操作以避免模糊本公開的各方面。
66.附圖中所示的方框圖僅僅是功能實體，不一定必須與物理上獨立的實體相對應。即，可以采用軟件形式來實現這些功能實體，或在一個或多個軟件硬化的模塊中實現這些功能實體或功能實體的一部分，或在不同網絡和/或處理器裝置和/或微控制器裝置中實現這些功能實體。
67.鎖存器是一種具有記憶功能的邏輯元件，其輸出端的狀態不會隨輸入端的狀態變化而變化，僅在有鎖存信號時輸入的狀態才被保存到輸出，直到下一個鎖存信號到來時才改變。
68.參照圖1和圖2示出了兩種鎖存器的邏輯符號。從圖1和圖2可以看出，這兩個鎖存器均屬于d鎖存器，并且該鎖存器由兩個互為相反的時鐘信號ckt和ckb控制以進行輸入信號d的鎖存或輸出互為相反的信號q和qb。其中，輸入信號d可以是一種數字信號，上述鎖存器可以用于對數字信號進行鎖存或輸出。
69.不同的是，圖1中的鎖存器的鎖存信號為復位信號rst，圖2中的鎖存器的鎖存信號為置位信號set。在復位信號rst或置位信號set為低電平時，鎖存器的上述鎖存或輸出功能可正常運行；當復位信號rst或置位信號set為高電平時，輸出q會被強制輸出低電平。
70.然而，上述鎖存器通常存在一個問題是，在復位信號rst或置位信號set為高電平時，輸入信號d、以及時鐘信號ckt和ckb具有不確定性，會導致有可能在鎖存器中產生電流
泄露通路，從而發生電流泄露的情況，造成功耗消耗，甚至導致鎖存器發生功能失效。
71.基于此，本公開示例性實施方式提供了一種鎖存電路。參照圖3，本公開示例性實施方式提供的鎖存電路100主要可以包括：傳輸模塊110、鎖存模塊120和控制模塊130。
72.具體的，傳輸模塊110可以用于將輸入信號d傳輸至鎖存模塊120；鎖存模塊120則可以用于在置位信號set或復位信號rst為低電平時，鎖存輸入信號d或輸出輸入信號d；控制模塊130則可以用于在置位信號set或復位信號rst為高電平時，控制傳輸模塊110和鎖存模塊120之間無法形成電流泄露通路。
73.根據上述提供的鎖存電路中，在置位信號set或復位信號rst為低電平時，該鎖存電路可以進行正常的輸入信號鎖存，也可以根據需要輸出所鎖存的信號。特別在置位信號set或復位信號rst為高電平時，通過控制模塊可以避免在傳輸模塊和鎖存模塊之間形成電流泄露通路，從而避免了電流泄露，減小了功耗消耗，也避免了由于電流泄露帶來的鎖存電路的功能失效。
74.在本公開示例性實施方式中，控制模塊130在控制傳輸模塊110和鎖存模塊120之間無法形成電流泄露通路的過程中，可以有多種方式，例如，在置位信號set或復位信號rst為高電平時，關閉傳輸模塊110，以避免傳輸模塊110和鎖存模塊120之間形成電流泄露通路；或者，在復位信號rst為高電平時，控制輸入信號d為低電平；在置位信號set為高電平時，控制輸入信號d為高電平，從而同樣可以達到避免傳輸模塊110和鎖存模塊120之間形成電流泄露通路的目的。
75.下面，主要以雙路時鐘信號ckt和ckb控制的鎖存電路為例，對本公開提供的鎖存電路的內部結構及其工作原理進行詳細說明。其他的單路或多路時鐘信號控制的鎖存電路可參照執行。
76.實施方式一：
77.參照圖4和圖5，本公開示例性實施方式提供的鎖存電路中，傳輸模塊110包括并聯設置的第一nmos晶體管111和第一pmos晶體管112；并且該第一nmos晶體管111由第一時鐘信號ckt控制，該第一pmos晶體管112由與第一時鐘信號ckt相反的第二時鐘信號ckb控制，輸入信號d可以通過該傳輸模塊110傳輸至鎖存模塊120。圖4中，與傳輸模塊110相連的鎖存模塊120包括復位部121和第一鎖存部，第一鎖存部包括：第一使能反相器122、以及串聯設置的第五反相器123和第六反相器124，第六反相器124的輸出端輸出的即為鎖存電路的輸出信號q。并且第一使能反相器122的輸入端與第五反相器123的輸出端相連；第一使能反相器122的輸出端與第五反相器123的輸入端相連；也就是說，第一使能反相器122也與第五反相器123串聯連接。
78.另外，復位部121主要包括耦接在第一鎖存部和接地電壓的端子之間的第二nmos晶體管，并通過該第二nmos晶體管的柵極接收復位信號rst，具體的是第二nmos晶體管耦接在第一鎖存部的第五反相器123的輸入端和接地電壓的端子之間。通常，該復位信號rst具有高電平和低電平兩種邏輯電平狀態。
79.對于如圖4僅僅由傳輸模塊110和鎖存模塊120所組成的鎖存電路，在復位信號rst為低電平的情況下，復位部121的第二nmos晶體管處于關閉狀態，此處的電路不通。因此，當第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平的時候，由于傳輸模塊110的輸出端與第五反相器123的輸入端相連，輸入信號d可以直接通過傳輸模塊110傳輸給第五反相器
123，再由第五反相器123傳輸給第六反相器124，最終賦給第六反相器124的輸出信號q，即q＝d。
80.在復位信號rst為低電平的情況下，其對應的第二nmos晶體管處于關閉狀態。當第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平的時候，傳輸模塊110處于關閉狀態；另外，由于由第一時鐘信號ckt和第二時鐘信號ckb使能的第一使能反相器122，在第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平時處于導通狀態，因此，此時的鎖存模塊120主要用于鎖存保持前一狀態的d值，達到鎖存輸入信號d的目的。
81.在復位信號rst為高電平的情況下，由于復位部121的第二nmos晶體管接地，因此，輸出信號q會直接被強制輸出低電平。然而，由于在此狀態下，輸出信號q的值不會受到輸入信號d的影響，因此，此時的輸入信號d、第一時鐘信號ckt和第二時鐘信號ckb具有不確定性，也就存在一種可能的情況：即輸入信號d為高電平、第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平的情況，在該種情況下，傳輸模塊110和復位部121之間會形成如圖4中虛線箭頭所示的電流泄露通路，從輸入端輸入的輸入信號d會沿著該電流泄露通路發生電流泄露，以致造成功耗消耗，甚至導致鎖存電路發生功能失效。
82.因此，為了避免上述電流泄露通路的形成，如圖5所示，本公開示例性實施方式提供的控制模塊130包括第一或非門131和第一反相器132，其中，該第一或非門131的輸入端接入復位信號rst，另外，該第一或非門131的輸入端還可以接入另一個時鐘信號clkb，這兩個信號經過第一或非門131之后，該第一或非門131的輸出端會輸出第一時鐘信號ckt。上述的第一反相器132的輸入端與第一或非門131的輸出端相連，第一反相器132的輸出端輸出第二時鐘信號ckb。
83.從圖5所示的控制模塊130的電路圖可以看出，當復位信號rst為高電平的時候，第一或非門131會輸出低電平，也就是說，此時的第一時鐘信號ckt為低電平，同時，第二時鐘信號ckb為高電平。而在第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平的時候，傳輸模塊110會處于關閉狀態，也就是說，通過圖5所示的控制模塊130，可以通過關閉傳輸模塊110來避免傳輸模塊110和鎖存模塊120之間形成電流泄露通路，從而達到避免電流泄露的情況發生。
84.另外，對于由圖4和圖5所組成的鎖存電路，在復位信號rst為低電平的時候，如果時鐘信號clkb為低電平，則兩個低電平通過第一或非門131之后會輸出高電平，即此時的第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平。在第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平的時候，傳輸模塊110會處于導通狀態，此時的第一使能反相器122處于關閉狀態，鎖存模塊120可以直接將輸入信號d賦給輸出信號q。
85.在復位信號rst為低電平的時候，如果時鐘信號clkb為高電平，則這兩個信號通過第一或非門131之后會輸出低電平，即此時的第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平。在第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平的時候，傳輸模塊110會處于關閉狀態，此時的第一使能反相器122處于導通狀態，鎖存模塊120可以鎖存保持前一狀態的d值，達到鎖存輸入信號d的目的。
86.由此可見，通過由圖4和圖5所組成的鎖存電路，不僅可以在復位信號rst為低電平的時候，具有正常的輸出輸入信號d或鎖存輸入信號d的功能，還可以在復位信號rst為高電平的時候，關閉傳輸模塊110，避免電流泄露通路的形成，從而達到避免電流泄露、節省功耗
的目的。
87.實施方式二：
88.對于圖4中所示的傳輸模塊110和鎖存模塊120之間所存在的電流泄露通路的問題，本公開示例性實施方式還提供了另一種控制模塊，參照圖6，該控制模塊130包括第三或非門601和第三反相器602，其中，該第三或非門601的輸入端接入復位信號rst，另外，該第三或非門601的輸入端還可以接入另一個反相數據傳輸信號db，這兩個信號經過第三或非門601之后，該第三或非門601的輸出端會輸出用于輸入傳輸模塊110的輸入信號d。上述的第三反相器602的輸入端與第三或非門601的輸出端相連，第三反相器602的輸出端輸出反相數據延遲傳輸信號db_delay。
89.從圖6所示的控制模塊130的電路圖可以看出，當復位信號rst為高電平的時候，第三或非門601會輸出低電平，也就是說，此時的輸入信號d為低電平vss。即使此時第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平，傳輸模塊110處于導通狀態，由于該傳輸模塊110輸入的輸入信號d為低電平vss，其與復位部121之間也不會形成電流泄露通路，從而避免了傳輸模塊110和鎖存模塊120之間形成電流泄露通路，同樣可以達到避免電流泄露的情況發生。
90.另外，對于由圖4和圖6所組成的鎖存電路，在復位信號rst為低電平的時候，如果反相數據傳輸信號db為低電平，則兩個低電平通過第三或非門601之后會輸出高電平，即此時的輸入信號d為高電平。可以根據傳輸模塊110處于導通狀態或是關閉狀態，來確定鎖存模塊120直接將輸入信號d賦給輸出信號q，或者是鎖存輸入信號d。
91.在復位信號rst為低電平的時候，如果反相數據傳輸信號db為高電平，則這兩個信號通過第三或非門601之后會輸出低電平，即此時的輸入信號d為低電平。可以根據傳輸模塊110處于導通狀態或是關閉狀態，來確定鎖存模塊120直接將輸入信號d賦給輸出信號q，或者是鎖存輸入信號d。
92.由此可見，通過由圖4和圖6所組成的鎖存電路，不僅可以在復位信號rst為低電平的時候，具有正常的輸出輸入信號d或鎖存輸入信號d的功能，還可以在復位信號rst為高電平的時候，控制輸入信號d為低電平，避免電流泄露通路的形成，從而達到避免電流泄露、節省功耗的目的。
93.實施方式三：
94.參照圖7和圖8，本公開示例性實施方式提供的鎖存電路中，傳輸模塊110包括并聯設置的第一nmos晶體管111和第一pmos晶體管112；并且該第一nmos晶體管111由第一時鐘信號ckt控制，該第一pmos晶體管112由與第一時鐘信號ckt相反的第二時鐘信號ckb控制，輸入信號d可以通過該傳輸模塊110傳輸至鎖存模塊120。圖7中，與傳輸模塊110相連的鎖存模塊120包括置位部710和第二鎖存部，第二鎖存部包括：第二使能反相器720、以及串聯設置的第七反相器730和第八反相器740，第八反相器740的輸出端輸出的即為鎖存電路的輸出信號q。并且第二使能反相器720的輸入端與第七反相器730的輸出端相連；第二使能反相器720的輸出端與第七反相器730的輸入端相連；也就是說，第二使能反相器720也與第七反相器730串聯連接。
95.另外，置位部710主要包括耦接在電源電壓的端子和第二鎖存部之間的第二pmos晶體管711，并通過該第二pmos晶體管711的柵極接收對置位信號set取反的信號，具體的，
通過在第二pmos晶體管711的柵極設置置位信號反相器712來對置位信號set取反。且第二pmos晶體管711具體是耦接在電源電壓的端子和第二鎖存部的第七反相器730的輸入端之間的。通常，該置位信號set具有高電平和低電平兩種邏輯電平狀態。
96.對于如圖7僅僅由傳輸模塊110和鎖存模塊120所組成的鎖存電路，在置位信號set為低電平的情況下，置位部710的第二pmos晶體管711處于關閉狀態，此處的電路不通。因此，當第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平的時候，由于傳輸模塊110的輸出端與第七反相器730的輸入端相連，輸入信號d可以直接通過傳輸模塊110傳輸給第七反相器730，再由第七反相器730傳輸給第八反相器740，最終賦給第八反相器740的輸出信號q，即q＝d。
97.在置位信號set為低電平的情況下，其對應的第二pmos晶體管711處于關閉狀態。當第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平的時候，傳輸模塊110處于關閉狀態；另外，由于由第一時鐘信號ckt和第二時鐘信號ckb使能的第二使能反相器720，在第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平時處于導通狀態，因此，此時的鎖存模塊120主要用于鎖存保持前一狀態的d值，達到鎖存輸入信號d的目的。
98.在置位信號set為高電平的情況下，由于置位部710的第二pmos晶體管711接電源，因此，輸出信號q會直接被強制輸出高電平。然而，由于在此狀態下，輸出信號q的值不會受到輸入信號d的影響，因此，此時的輸入信號d、第一時鐘信號ckt和第二時鐘信號ckb具有不確定性，也就存在一種可能的情況：即輸入信號d為低電平、第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平的情況，在該種情況下，傳輸模塊110和置位部710之間會形成如圖7中虛線箭頭所示的電流泄露通路，電源信號會沿著該電流泄露通路發生電流泄露，以致造成功耗消耗，甚至導致鎖存電路發生功能失效。
99.因此，為了避免上述電流泄露通路的形成，如圖8所示，本公開示例性實施方式提供的控制模塊130包括第二或非門801和第二反相器802，其中，該第二或非門801的輸入端接入置位信號set，另外，該第二或非門801的輸入端還可以接入另一個時鐘信號clkb，這兩個信號經過第二或非門801之后，該第二或非門801的輸出端會輸出第一時鐘信號ckt。上述的第二反相器802的輸入端與第二或非門801的輸出端相連，第二反相器802的輸出端輸出第二時鐘信號ckb。
100.從圖8所示的控制模塊130的電路圖可以看出，當置位信號set為高電平的時候，第二或非門801會輸出低電平，也就是說，此時的第一時鐘信號ckt為低電平，同時，第二時鐘信號ckb為高電平。而在第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平的時候，傳輸模塊110會處于關閉狀態，也就是說，通過圖8所示的控制模塊130，可以通過關閉傳輸模塊110來避免傳輸模塊110和鎖存模塊120之間形成電流泄露通路，從而達到避免電流泄露的情況發生。
101.另外，對于由圖7和圖8所組成的鎖存電路，在置位信號set為低電平的時候，置位部710關閉。如果時鐘信號clkb為低電平，則兩個低電平通過第二或非門801之后會輸出高電平，即此時的第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平。在第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平的時候，傳輸模塊110會處于導通狀態，此時的第二使能反相器720處于關閉狀態，鎖存模塊120可以直接將輸入信號d賦給輸出信號q。
102.在置位信號set為低電平的時候，置位部710關閉。如果時鐘信號clkb為高電平，則
這兩個信號通過第二或非門801之后會輸出低電平，即此時的第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平。在第一時鐘信號ckt為低電平、第二時鐘信號ckb為高電平的時候，傳輸模塊110會處于關閉狀態，此時的第二使能反相器720處于導通狀態，鎖存模塊120可以鎖存保持前一狀態的d值，達到鎖存輸入信號d的目的。
103.由此可見，通過由圖7和圖8所組成的鎖存電路，不僅可以在置位信號set為低電平的時候，具有正常的輸出輸入信號d或鎖存輸入信號d的功能，還可以在置位信號set為高電平的時候，關閉傳輸模塊110，避免電流泄露通路的形成，從而達到避免電流泄露、節省功耗的目的。
104.實施方式四：
105.對于圖7中所示的傳輸模塊110和鎖存模塊120之間所存在的電流泄露通路的問題，本公開示例性實施方式還提供了另一種控制模塊，參照圖9，該控制模塊130包括第四或非門901和第四反相器902，其中，該第四或非門901的輸入端接入置位信號set，另外，該第四或非門901的輸入端還可以接入另一個信號dc，其中，該信號dc可以是原始的輸入信號d。這兩個信號經過第四或非門901之后，該第四或非門901的輸出端會通過第四反相器902輸出用于輸入傳輸模塊110的改變后的輸入信號d。上述的第四反相器902的輸入端與第四或非門901的輸出端相連，第四反相器902的輸出端輸出反相數據傳輸信號db。
106.從圖9所示的控制模塊130的電路圖可以看出，當置位信號set為高電平的時候，第四或非門901會輸出低電平，經過第四反相器902之后，此時的輸入信號d會變為高電平vdd。即使此時第一時鐘信號ckt為高電平、第二時鐘信號ckb為低電平，傳輸模塊110處于導通狀態，由于該傳輸模塊110輸入的輸入信號d為高電平vdd，其與置位部710之間也不會形成電流泄露通路，從而避免了傳輸模塊110和鎖存模塊120之間形成電流泄露通路，同樣可以達到避免電流泄露的情況發生。
107.另外，對于由圖7和圖9所組成的鎖存電路，在置位信號set為低電平的時候，置位部710關閉。如果信號dc為低電平，則兩個低電平通過第四或非門901之后會輸出高電平，經過第四反相器902之后，此時的輸入信號d為低電平。可以根據傳輸模塊110處于導通狀態或是關閉狀態，來確定鎖存模塊120直接將輸入信號d賦給輸出信號q，或者是鎖存輸入信號d。
108.在置位信號set為低電平的時候，置位部710關閉。如果信號dc為高電平，則這兩個信號通過第四或非門901之后會輸出低電平，經過第四反相器902之后，此時的輸入信號d為高電平。可以根據傳輸模塊110處于導通狀態或是關閉狀態，來確定鎖存模塊120直接將輸入信號d賦給輸出信號q，或者是鎖存輸入信號d。
109.由此可見，通過由圖7和圖9所組成的鎖存電路，不僅可以在置位信號set為低電平的時候，具有正常的輸出輸入信號d或鎖存輸入信號d的功能，還可以在置位信號set為高電平的時候，控制輸入信號d為高電平，避免電流泄露通路的形成，從而達到避免電流泄露、節省功耗的目的。
110.結合上述四個實施方式可知，本公開示例性實施方式提供的鎖存電路，通過控制模塊對需要輸入的輸入信號或時鐘信號進行控制，以在置位信號或復位信號為高電平時，控制傳輸模塊和鎖存模塊之間無法形成電流泄露通路，從而可以避免在此種情況下發生電流泄露，達到節省功耗的目的；并且，經過該控制模塊處理的輸入信號或時鐘信號，在置位信號或復位信號為低電平的時候，可以進行正常的輸出輸入信號d或鎖存輸入信號d，對鎖
存電路的功能沒有影響。
111.本公開示例性實施方式還提供了一種鎖存電路的鎖存方法，應用于上述的鎖存電路，所述鎖存電路包括：：傳輸模塊、鎖存模塊和控制模塊。參照圖10，該鎖存方法具體可以包括以下步驟：
112.步驟s102、通過傳輸模塊將輸入信號傳輸至鎖存模塊；
113.步驟s104、在置位信號或復位信號為低電平時，通過鎖存模塊鎖存輸入信號或輸出輸入信號；
114.步驟s106、在置位信號或復位信號為高電平時，通過控制模塊控制傳輸模塊和鎖存模塊之間無法形成電流泄露通路。
115.在本公開的一些實施例中，通過控制模塊控制傳輸模塊和鎖存模塊之間無法形成電流泄露通路包括：通過控制模塊關閉傳輸模塊，以使傳輸模塊和鎖存模塊之間無法形成電流泄露通路。
116.在本公開的一些實施例中，傳輸模塊包括：由第一時鐘信號控制的第一nmos晶體管、由與第一時鐘信號相反的第二時鐘信號控制的第一pmos晶體管；通過控制模塊控制傳輸模塊和鎖存模塊之間無法形成電流泄露通路包括：通過控制模塊改變第一時鐘信號，以關閉傳輸模塊。
117.在本公開的一些實施例中，傳輸模塊包括：由第一時鐘信號控制的第一nmos晶體管、由與第一時鐘信號相反的第二時鐘信號控制的第一pmos晶體管；通過控制模塊控制傳輸模塊和鎖存模塊之間無法形成電流泄露通路包括：通過控制模塊改變輸入信號為低電平，以使傳輸模塊和鎖存模塊之間無法形成電流泄露通路。
118.上述鎖存電路的鎖存方法中各個步驟的具體細節已經在對應的鎖存電路中進行了詳細的描述，因此此處不再贅述。
119.本公開示例性實施方式還提供了一種電子設備，該電子設備可以包括：上述的鎖存電路。其中，鎖存電路的具體結構形式和工作原理已經在前述實施例中進行了詳細描述，此處不再贅述。
120.在上述實施例中，可以全部或部分地通過軟件、硬件、固件或者其任意組合來實現。當使用軟件程序實現時，可以全部或部分地以計算機程序產品的形式來實現。該計算機程序產品包括一個或多個計算機指令。在計算機上加載和執行計算機程序指令時，全部或部分地產生按照本公開實施例所述的流程或功能。所述計算機可以是通用計算機、專用計算機、計算機網絡、或者其他可編程裝置。所述計算機指令可以存儲在計算機可讀存儲介質中，或者從一個計算機可讀存儲介質向另一個計算機可讀存儲介質傳輸。所述計算機可讀存儲介質可以是計算機能夠存取的任何可用介質或者是包含一個或多個可以用介質集成的服務器、數據中心等數據存儲設備。所述可用介質可以是磁性介質(例如，軟盤、硬盤、磁帶)，光介質(例如，dvd)、或者半導體介質(例如固態硬盤(solid state disk，ssd))等。本公開實施例中，計算機可以包括前面所述的裝置。
121.盡管在此結合各實施例對本公開進行了描述，然而，在實施所要求保護的本公開過程中，本領域技術人員通過查看所述附圖、公開內容、以及所附權利要求書，可理解并實現所述公開實施例的其他變化。在權利要求中，“包括”(comprising)一詞不排除其他組成部分或步驟，“一”或“一個”不排除多個的情況。單個處理器或其他單元可以實現權利要求
中列舉的若干項功能。相互不同的從屬權利要求中記載了某些措施，但這并不表示這些措施不能組合起來產生良好的效果。
122.盡管結合具體特征及其實施例對本公開進行了描述，顯而易見的，在不脫離本公開的精神和范圍的情況下，可對其進行各種修改和組合。相應地，本說明書和附圖僅僅是所附權利要求所界定的本公開的示例性說明，且視為已覆蓋本公開范圍內的任意和所有修改、變化、組合或等同物。顯然，本領域的技術人員可以對本公開進行各種改動和變型而不脫離本公開的精神和范圍。這樣，倘若本公開的這些修改和變型屬于本公開權利要求及其等同技術的范圍之內，則本公開也意圖包含這些改動和變型在內。
技術特征：
1.一種鎖存電路，其特征在于，包括：傳輸模塊、鎖存模塊和控制模塊；其中，所述傳輸模塊，用于將輸入信號傳輸至所述鎖存模塊；所述鎖存模塊，用于在置位信號或復位信號為低電平時，鎖存所述輸入信號或輸出所述輸入信號；所述控制模塊，用于在所述置位信號或所述復位信號為高電平時，控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。2.根據權利要求1所述的電路，其特征在于，所述傳輸模塊包括并聯設置的第一nmos晶體管和第一pmos晶體管；所述第一nmos晶體管由第一時鐘信號控制，所述第一pmos晶體管由與所述第一時鐘信號相反的第二時鐘信號控制。3.根據權利要求2所述的電路，其特征在于，所述控制模塊，用于改變所述第一時鐘信號，以關閉所述傳輸模塊。4.根據權利要求3所述的電路，其特征在于，所述控制模塊包括第一或非門和第一反相器；其中，所述第一或非門的輸入端接入所述復位信號，所述第一或非門的輸出端輸出所述第一時鐘信號；所述第一反相器的輸入端與所述第一或非門的輸出端相連，所述第一反相器的輸出端輸出所述第二時鐘信號。5.根據權利要求3所述的電路，其特征在于，所述控制模塊包括第二或非門和第二反相器；其中，所述第二或非門的輸入端接入所述置位信號，所述第二或非門的輸出端輸出所述第一時鐘信號；所述第二反相器的輸入端與所述第二或非門的輸出端相連，所述第二反相器的輸出端輸出所述第二時鐘信號。6.根據權利要求2所述的電路，其特征在于，所述控制模塊，用于在所述復位信號為高電平時，控制所述輸入信號為低電平；或者，在所述置位信號為高電平時，控制所述輸入信號為高電平，以使所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。7.根據權利要求6所述的電路，其特征在于，所述控制模塊包括第三或非門和第三反相器；其中，所述第三或非門的輸入端接入所述復位信號，所述第三或非門的輸出端輸出所述輸入信號；所述第三反相器的輸入端與所述第三或非門的輸出端相連，所述第三反相器的輸出端輸出反相數據延遲傳輸信號。8.根據權利要求6所述的電路，其特征在于，所述控制模塊包括第四或非門和第四反相器；其中，所述第四或非門的輸入端接入所述置位信號，所述第四或非門的輸出端輸出所述輸入信號；所述第四反相器的輸入端與所述第四或非門的輸出端相連，所述第四反相器的輸出端輸出反相數據傳輸信號。
9.根據權利要求4或7所述的電路，其特征在于，所述鎖存模塊包括復位部和第一鎖存部；其中，所述復位部包括耦接在所述第一鎖存部和接地電壓的端子之間的第二nmos晶體管，并通過所述第二nmos晶體管的柵極接收所述復位信號。10.根據權利要求9所述的電路，其特征在于，所述第一鎖存部包括：第一使能反相器、及串聯設置的第五反相器和第六反相器；其中，所述第一使能反相器的輸入端與所述第五反相器的輸出端相連；所述第一使能反相器的輸出端與所述第五反相器的輸入端相連；所述第二nmos晶體管耦接在所述第五反相器的輸入端；所述傳輸模塊的輸出端與所述第五反相器的輸入端相連。11.根據權利要求5或8所述的電路，其特征在于，所述鎖存模塊包括置位部和第二鎖存部；其中，所述置位部包括耦接在電源電壓的端子和所述第二鎖存部之間的第二pmos晶體管，并通過所述第二pmos晶體管的柵極接收對所述置位信號取反后的信號。12.根據權利要求11所述的電路，其特征在于，所述第二鎖存部包括：第二使能反相器、及串聯設置的第七反相器和第八反相器；其中，所述第二使能反相器的輸入端與所述第七反相器的輸出端相連；所述第二使能反相器的輸出端與所述第七反相器的輸入端相連；所述第二pmos晶體管耦接在所述第七反相器的輸入端；所述傳輸模塊的輸出端與所述第七反相器的輸入端相連。13.一種鎖存電路的鎖存方法，其特征在于，所述方法應用于鎖存電路，所述鎖存電路包括：傳輸模塊、鎖存模塊和控制模塊；所述方法包括：通過所述傳輸模塊將輸入信號傳輸至所述鎖存模塊；在置位信號或復位信號為低電平時，通過所述鎖存模塊鎖存所述輸入信號或輸出所述輸入信號；在所述置位信號或所述復位信號為高電平時，通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。14.根據權利要求13所述的方法，其特征在于，通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路包括：通過所述控制模塊關閉所述傳輸模塊，以使所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。15.根據權利要求14所述的方法，其特征在于，所述傳輸模塊包括：由第一時鐘信號控制的第一nmos晶體管、由與所述第一時鐘信號相反的第二時鐘信號控制的第一pmos晶體管；所述通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路包括：通過所述控制模塊改變所述第一時鐘信號，以關閉所述傳輸模塊。16.根據權利要求13所述的方法，其特征在于，所述傳輸模塊包括：由第一時鐘信號控制的第一nmos晶體管、由與所述第一時鐘信號相反的第二時鐘信號控制的第一pmos晶體管；
所述通過所述控制模塊控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路包括：通過所述控制模塊在復位信號為高電平時，控制所述輸入信號為低電平；或者，在置位信號為高電平時，控制所述輸入信號為高電平，以使所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。17.一種電子設備，其特征在于，包括如權利要求1-12中任一項所述的鎖存電路。
技術總結
本公開是關于一種鎖存電路及方法、電子設備，涉及集成電路技術領域。該鎖存電路包括：一種鎖存電路包括：傳輸模塊、鎖存模塊和控制模塊；其中，所述傳輸模塊，用于將輸入信號傳輸至所述鎖存模塊；所述鎖存模塊，用于在置位信號或復位信號為低電平時，鎖存所述輸入信號或輸出所述輸入信號；所述控制模塊，用于在所述置位信號或所述復位信號為高電平時，控制所述傳輸模塊和所述鎖存模塊之間無法形成電流泄露通路。本公開提供一種減小電流泄露的方法。本公開提供一種減小電流泄露的方法。本公開提供一種減小電流泄露的方法。
