雙路時鐘產生電路及方法、電子設備與流程
1.本公開涉及集成電路技術領域，具體而言，涉及一種雙路時鐘產生電路及方法、電子設備。
背景技術：
2.隨著采樣率指標的不斷提高，系統中模數轉換器(analog-to-digital converter，adc)的數量也在不斷增加。
3.對于由兩片adc組成的時間交錯采樣系統，理論上要求兩片adc的采樣時鐘相位需要精確相差180度。
4.然而，由于時鐘生成電路的延遲或溫度工藝偏差等影響，隨著輸入信號頻率的增加，兩片adc的采樣時鐘會產生相位失配，很難達到180度的相位差，導致系統性能也受到了較大影響。
5.需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。
技術實現要素：
6.本公開的目的在于提供一種雙路時鐘產生電路、雙路時鐘產生方法、及電子設備，以提供一種校準相位失配的方法。
7.本公開的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本發明的實踐而習得。
8.根據本公開的第一方面，提供一種雙路時鐘產生電路，包括：
9.第一反相模塊，用于接入第一信號并輸出第一時鐘輸出信號；
10.第二反相模塊，用于接入第二信號并輸出第二時鐘輸出信號，所述第一信號和所述第二信號是互為相反的時鐘信號；
11.第一前饋緩沖器，設置于所述第一反相模塊的輸入端和所述第二反相模塊的輸出端之間，用于傳輸所述第一信號，以對所述第二時鐘輸出信號進行補償；
12.第二前饋緩沖器，設置于所述第二反相模塊的輸入端和所述第一反相模塊的輸出端之間，用于傳輸所述第二信號，以對所述第一時鐘輸出信號進行延緩。
13.本公開的一種示例性實施例中，還包括：
14.第一開關，設置于所述第一前饋緩沖器的線路上，用于控制所述第一前饋緩沖器的通斷；
15.第二開關，設置于所述第二前饋緩沖器的線路上，用于控制所述第二前饋緩沖器的通斷。
16.本公開的一種示例性實施例中，所述第一開關和所述第二開關分別接入頻率控制信號，用于在所述頻率控制信號的控制下開啟或關斷。
17.本公開的一種示例性實施例中，在所述頻率控制信號為高頻時，所述第一開關、所
述第二開關開啟。
18.本公開的一種示例性實施例中，所述第一開關和所述第二開關均為cmos模擬開關。
19.本公開的一種示例性實施例中，所述第一前饋緩沖器和所述第二前饋緩沖器均為由nmos晶體管和pmos晶體管組成的cmos管。
20.本公開的一種示例性實施例中，所述第一前饋緩沖器和所述第二前饋緩沖器均為由兩個nmos晶體管組成的nmos管。
21.本公開的一種示例性實施例中，所述第一前饋緩沖器和所述第二前饋緩沖器均為由兩個pmos晶體管組成的pmos管。
22.本公開的一種示例性實施例中，所述第一反相模塊包括第一反相器，所述第二反相模塊包括第二反相器。
23.本公開的一種示例性實施例中，所述第一反相器和所述第二反相器均為由nmos晶體管和pmos晶體管組成的cmos管。
24.根據本公開的第二方面，提供一種雙路時鐘產生方法，所述方法應用于雙路時鐘產生電路，所述雙路時鐘產生電路包括：用于接入第一信號的第一反相模塊、用于接入第二信號的第二反相模塊、第一前饋緩沖器和第二前饋緩沖器；所述方法包括：
25.將所述第一前饋緩沖器設置于所述第一反相模塊的輸入端和所述第二反相模塊的輸出端之間，用于傳輸所述第一信號，以對所述第二反相模塊輸出的第二時鐘輸出信號進行補償；
26.將所述第二前饋緩沖器設置于所述第二反相模塊的輸入端和所述第一反相模塊的輸出端之間，用于傳輸所述第二信號，以對所述第一反相模塊輸出的第一時鐘輸出信號進行延緩。
27.本公開的一種示例性實施例中，所述方法還包括：
28.在所述第一前饋緩沖器的線路上設置第一開關，用于控制所述第一前饋緩沖器的通斷；
29.在所述第二前饋緩沖器的線路上設置第二開關，用于控制所述第二前饋緩沖器的通斷。
30.本公開的一種示例性實施例中，所述方法還包括：
31.在所述第一開關和所述第二開關上分別接入頻率控制信號，用于在所述頻率控制信號的控制下，控制所述第一開關、所述第二開關開啟或關閉。
32.本公開的一種示例性實施例中，所述方法還包括：
33.在所述頻率控制信號為高頻時，控制所述第一開關、所述第二開關開啟。
34.本公開的一種示例性實施例中，所述方法還包括：
35.將所述第一前饋緩沖器和所述第一前饋緩沖器設置為相同或不同的mos管，以對所述第一信號的上升沿和/或所述第一信號的下降沿進行相位校準。
36.根據本公開的第三方面，提供一種電子設備，包括上述的雙路時鐘產生電路。
37.本公開提供的技術方案可以包括以下有益效果：
38.本公開示例性實施方式提供的雙路時鐘產生電路，通過將第一前饋緩沖器設置于第一反相模塊的輸入端和第二反相模塊的輸出端之間，可以通過第一前饋緩沖器將第一信
號傳輸至第二反相模塊的輸出端，以使用第一信號對第二反相模塊輸出的第二時鐘輸出信號進行補償，從而可以將第二時鐘輸出信號提前。另外，通過將第二前饋緩沖器設置于第二反相模塊的輸入端和第一反相模塊的輸出端之間，可以通過第二前饋緩沖器將第二信號傳輸至第一反相模塊的輸出端，以通過第二信號對第一反相模塊輸出的第一時鐘輸出信號進行延緩，將第一時鐘輸出信號的終點推后。通過上述的第一時鐘輸出信號的終點推后，第二時鐘輸出信號的起點提前，可以減小這兩個輸出信號之間的相位差，從而減小所產生雙路時鐘信號之間的相位失配。
39.應當理解的是，以上的一般描述和后文的細節描述僅是示例性和解釋性的，并不能限制本公開。
附圖說明
40.此處的附圖被并入說明書中并構成本說明書的一部分，示出了符合本公開的實施例，并與說明書一起用于解釋本公開的原理。顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。在附圖中：
41.圖1示意性示出了根據本公開的示例性實施方式中的一種校準相位失配的雙路時鐘產生電路的結構示意圖；
42.圖2示意性示出了圖1所示的雙路時鐘產生電路對應的信號波形示意圖；
43.圖3示意性示出了根據本公開的示例性實施方式中的另一種校準相位失配的雙路時鐘產生電路的結構示意圖；
44.圖4示意性示出了圖3所示的雙路時鐘產生電路對應的信號波形示意圖；
45.圖5示意性示出了根據本公開的示例性實施方式中的另一種校準相位失配的雙路時鐘產生電路的結構示意圖；
46.圖6示意性示出了圖5所示的雙路時鐘產生電路對應的信號波形示意圖；
47.圖7示意性示出了根據本公開的示例性實施方式中的另一種校準相位失配的雙路時鐘產生電路的結構示意圖；
48.圖8示意性示出了根據本公開的示例性實施方式中的另一種校準相位失配的雙路時鐘產生電路的結構示意圖；
49.圖9示意性示出了根據本公開的示例性實施方式中的另一種校準相位失配的雙路時鐘產生電路的結構示意圖；
50.圖10示意性示出了根據本公開的示例性實施方式中的一種雙路時鐘產生方法的流程圖。
具體實施方式
51.現在將參考附圖更全面地描述示例實施例。然而，示例實施例能夠以多種形式實施，且不應被理解為限于在此闡述的實施例；相反，提供這些實施例使得本公開將全面和完整，并將示例實施例的構思全面地傳達給本領域的技術人員。在圖中相同的附圖標記表示相同或類似的部分，因而將省略對它們的重復描述。
52.此外，所描述的特征、結構或特性可以以任何合適的方式結合在一個或更多實施
例中。在下面的描述中，提供許多具體細節從而給出對本公開的實施例的充分理解。然而，本領域技術人員將意識到，可以實踐本公開的技術方案而沒有所述特定細節中的一個或更多，或者可以采用其它的方法、組元、裝置、步驟等。在其它情況下，不詳細示出或描述公知結構、方法、裝置、實現、材料或者操作以避免模糊本公開的各方面。
53.附圖中所示的方框圖僅僅是功能實體，不一定必須與物理上獨立的實體相對應。即，可以采用軟件形式來實現這些功能實體，或在一個或多個軟件硬化的模塊中實現這些功能實體或功能實體的一部分，或在不同網絡和/或處理器裝置和/或微控制器裝置中實現這些功能實體。
54.當同一顆芯片集成有多片模數轉換器adc時，由于不同芯片區域之間的器件參數存在不匹配，導致多片adc之間的同步時鐘出現各種失配。其中所述失配包括：失調失配、增益失配以及采樣時鐘的相位失配。
55.采用多片adc的采樣系統的動態性能指標常受到上述各種失配的限制。其中，失調失配和增益失配一般可以通過使用外部基準等手段改善，而對于相位失配，則需要在采樣時鐘上進行相位調節，調節的精度往往會受到初始時鐘信號的時間差的影響，導致隨著頻率的增加，相位失配改善的效果會逐漸減弱，相位失配的問題會愈加嚴重。
56.參照圖1，提供了一種校準相位失配的雙路時鐘產生電路。對于雙路時鐘產生電路而言，在信號傳輸過程中，通常需要輸入兩個信號，例如圖1中的ckt和ckb，理論上這兩個時鐘的相位差為180度。然而，由于上述提到的各種原因，實際輸入到圖1所述的雙路時鐘產生電路中的兩個信號ckt和ckb存在時間差α，如圖2所示。
57.上述兩個信號ckt和ckb在經過圖1所示的雙路時鐘產生電路后，會獲得如圖1和圖2所示的兩個輸出信號ckb_d和ckt_d。從圖2所示的信號波形圖可以計算出，輸出的兩個信號ckb_d和ckt_d之間存在δ＝(α+β)/4的時間差，其中，β是ckt上升所需要的時間，或者是ckb下降所需要的時間。也就是說，具有α相位失配的ckt和ckb信號，在經過圖1所示的雙路時鐘產生電路改善后，所輸出的兩個信號ckb_d和ckt_d之間會存在(α+β)/4的相位失配。
58.從上述的結果可以看出，上述(α+β)/4的相位失配仍然是與輸入信號的相位失配α相關的。那么，在采樣頻率升高的情況下，圖1提供的雙路時鐘產生電路對相位失配校準改善的效果會逐漸減弱，相位失配的問題也會愈加嚴重。
59.因此，在進一步的研究之后，參照圖3，本技術的發明人提出了另外一種校準相位失配的雙路時鐘產生電路，且該雙路時鐘產生電路所校準后的輸出沿時間差不再與初始時鐘信號的時間差α有關，因此，也就減弱了頻率對相位失配的影響，為相位失配的進一步改善提供了基礎。
60.需要說明的是，上述提供的雙路時鐘產生電路，不僅可以用于adc中，還可以用于任一進行雙路時鐘傳輸的電路中，例如，dram(dynamic random access memory，動態隨機存取存儲器)控制單元和dram之間的雙路時鐘信號傳輸中。
61.如圖3所示，該雙路時鐘產生電路包括：第一反相模塊310、第二反相模塊330、第一前饋緩沖器350和第二前饋緩沖器370；其中，
62.第一反相模塊310用于接入第一信號并輸出第一時鐘輸出信號，第二反相模塊330用于接入與第一信號相反的第二信號，并輸出第二時鐘輸出信號。為了與圖1形成對比，圖3中，將第一信號標記為時鐘信號ckt，將第二信號標記為時鐘信號ckb，將第一時鐘輸出信號
標記為ckb_d，將第二時鐘輸出信號標記為ckt_d。理論上，第一信號和第二信號存在180度的相位差。
63.本公開示例性實施方式中，第一前饋緩沖器350設置于第一反相模塊310的輸入端和第二反相模塊330的輸出端之間，用于傳輸第一信號ckt，以對第二時鐘輸出信號ckt_d進行補償；第二前饋緩沖器370則設置于第二反相模塊330的輸入端和第一反相模塊310的輸出端之間，用于傳輸第二信號ckb，以對第一時鐘輸出信號ckb_d進行延緩。
64.以第一信號ckt的上升沿為例，本公開示例性實施方式提供的雙路時鐘產生電路，通過在第一反相模塊310的輸入端和第二反相模塊330的輸出端之間設置第一前饋緩沖器350，可以通過第一前饋緩沖器350將第一信號ckt傳輸至第二反相模塊330的輸出端，以使用第一信號ckt對第二時鐘輸出信號ckt_d進行補償，從而可以如圖4所示，將第二時鐘輸出信號ckt_d的上升沿起點提前。另外，通過在第二反相模塊330的輸入端和第一反相模塊310的輸出端之間設置第二前饋緩沖器370，可以通過第二前饋緩沖器370將第二信號ckb傳輸至第一反相模塊310的輸出端，以通過第二信號ckb延緩第一時鐘輸出信號ckb_d下降沿終點的到來。通過上述的第二時鐘輸出信號ckt_d的上升沿起點被提前，第一時鐘輸出信號ckb_d的下降沿終點被推后，可以減小兩個第一時鐘輸出信號ckb_d和ckt_d之間的相位差，從而減小所產生雙路時鐘信號之間的相位失配。
65.在初始時鐘信號ckt和ckb的時間差α、ckt上升延的時長為β的情況下，從圖4所示的波形圖可以計算出，第一信號和第二信號經過本公開示例性實施方式中圖3所提供的雙路時鐘產生電路后，所輸出的兩個信號ckb_d和ckt_d輸出沿之間的時間差δ變為β/4。
66.從上述的結果可以看出，上述β/4的相位失配不再與輸入信號的相位失配α有關，自然不會受到初始失配相位的影響。另外，通過圖3所提供的雙路時鐘產生電路對相位失配校準改善也自然不會受到頻率的影響，其改善效果還可以通過改善初始時鐘信號的上升或下降時間β來得到進一步改善，從而為相位失配的消除提供了可能性。
67.本公開示例性實施方式中，第一前饋緩沖器350和第二前饋緩沖器370可以由mos管(metal-oxide-semiconductor field-effect transistor，金氧半場效晶體管)組成，并且根據所要求處理的是輸入信號的上升沿還是下降沿，組成第一前饋緩沖器350和第二前饋緩沖器370mos管的種類不同。
68.具體的，對于圖3所示的第一前饋緩沖器350和第二前饋緩沖器370，其既可以對輸入信號的上升沿進行改善，也可以對輸入信號的下降沿進行改善，圖3和圖4所示的是對輸入信號ckt，即第一信號的上升沿進行改善的電路圖及其波形圖。
69.在圖3中，第一前饋緩沖器350和第二前饋緩沖器370均為由nmos晶體管和pmos晶體管組成的cmos管(complementary metal oxide semiconductor，互補金屬氧化物半導體)，即均為由n型mos管和p型mos管組成的mos管。在對輸入的第一信號ckt的上升沿進行改善的過程中，從圖4可以看出，由于初始相位失配α的存在，在第一信號ckt的整個上升過程中，第二信號ckb一直是1，甚至在第一信號ckt為1后，第二信號ckb依然有一段保持為1的時間。然而，在第一信號ckt上升超過1/2之前，第一反相模塊310的nmos管312是關閉的，因此，雖然第二信號ckb是1，但第二信號ckb無法通過第二前饋緩沖器370的nmos管372對第一時鐘輸出信號ckb_d進行提前控制，第一時鐘輸出信號ckb_d的下降沿起點由第一信號ckt上升超過1/2開啟nmos管312時開始。其次，在nmos管312開啟與nmos管372形成回路后，直到第
二信號ckb由1變為1/2時，第一時鐘輸出信號ckb_d的下降沿終點才到來。
70.從圖4可以看出，在第二信號ckb下降的過程中，第一信號ckt一直保持的是1，那么第一信號ckt會打開第一前饋緩沖器350的nmos管352，該導通的nmos管352會與第二反相模塊330的nmos管332形成回路，并且從nmos管352輸出的電壓vdd會影響從第二反相模塊330輸出的信號ckt_d逐漸由0變為1的過程。由于vdd通常為1，那么，由于初始相位失配α的存在，第一信號ckt會通過第一前饋緩沖器350的nmos管352補償第二時鐘輸出信號ckt_d逐漸由0變為1的過程，從而提前了第二時鐘輸出信號ckt_d上升沿起點的到來。
71.通過上述對第一時鐘輸出信號ckb_d下降沿終點到來的延緩，以及對第二時鐘輸出信號ckt_d上升沿起點到來的提前，補償了第一時鐘輸出信號ckb_d和第二時鐘輸出信號ckt_d的時間差，使得校準后的相位失配只與第一信號ckt的上升時間β有關，不再受到初始信號相位差和頻率的影響。
72.圖5和圖6所示的是對輸入信號ckt，即第一信號的下降沿進行改善的電路圖及其波形圖。
73.在圖5中，第一前饋緩沖器350和第二前饋緩沖器370也均為由nmos晶體管和pmos晶體管組成的cmos管，即均為由n型mos管和p型mos管組成的mos管。在對輸入的第一信號ckt的下降沿進行改善的過程中，從圖5可以看出，由于初始相位失配α的存在，在第一信號ckt的整個下降過程中，第二信號ckb一直是0，甚至在第一信號ckt為0后，第二信號ckb依然有一段保持為0的時間。然而，在第一信號ckt下降超過1/2之前，第一反相模塊310的pmos管311是關閉的，因此，雖然第二信號ckb是0，但第二信號ckb無法通過第二前饋緩沖器370的pmos管371對第一時鐘輸出信號ckb_d進行提前控制，第一時鐘輸出信號ckb_d的上升沿起點由第一信號ckt下降超過1/2開啟pmos管311時開始。其次，在pmos管311開啟與pmos管371形成回路后，直到第二信號ckb由0變為1/2時，第一時鐘輸出信號ckb_d上升沿的終點才到來。
74.與此同時，第一信號ckt下降的過程，也是第二信號ckb上升的過程。從圖6可以看出，在第二信號ckb上升的過程中，第一信號ckt一直保持的是0，那么第一信號ckt會打開第一前饋緩沖器350的pmos管351，該導通的pmos管351會與第二反相模塊330的pmos管331形成回路，并且從pmos管351輸出的信號0會影響第二時鐘輸出信號ckt_d逐漸由1變為0的過程。由于初始相位失配α的存在，第一信號ckt會通過第一前饋緩沖器350的pmos管351補償第二時鐘輸出信號ckt_d逐漸由1變為0的過程，從而提前了第二時鐘輸出信號ckt_d下降沿起點的到來。
75.通過上述對第一時鐘輸出信號ckb_d上升沿終點到來的延緩，以及對第二時鐘輸出信號ckt_d下降沿起點到來的提前，補償了第一時鐘輸出信號ckb_d和ckt_d的時間差，使得校準后的相位失配只與第一信號ckt的下降時間β有關，不再受到初始信號相位差和頻率的影響。
76.從圖3和圖5可以看出，兩個圖中的第一前饋緩沖器350和第二前饋緩沖器370均是由cmos管組成，也就是說，由cmos管組成的第一前饋緩沖器350和第二前饋緩沖器370不僅可以對第一信號ckt的上升沿進行改善，還可以對第一信號ckt的下降沿進行改善。
77.另外，圖7和圖8示出了另外兩種第一前饋緩沖器350和第二前饋緩沖器370的組合方式：圖7中第一前饋緩沖器350和第二前饋緩沖器370均為由兩個nmos晶體管組成的nmos
管；圖8中第一前饋緩沖器350和第二前饋緩沖器370均為由兩個pmos晶體管組成的pmos管。
78.從上面對圖3和圖5工作原理的分析可以看出，圖7中的第一前饋緩沖器350和第二前饋緩沖器370主要用于對第一信號的上升沿進行改善；圖8中的第一前饋緩沖器350和第二前饋緩沖器370主要用于對第一信號的下降沿進行改善。圖7所示雙路時鐘產生電路的工作原理可以參照圖3的工作原理進行分析，圖8所示雙路時鐘產生電路的工作原理可以參照圖5的工作原理進行分析，此處對于圖7和圖8所示雙路時鐘產生電路的工作原理不再贅述。
79.本公開示例性實施方式中，第一反相模塊310可以包括第一反相器，第二反相模塊330可以包括第二反相器。在圖3、圖5、圖7和圖8中，第一反相器和第二反相器均為由nmos晶體管和pmos晶體管組成的cmos管。在實際應用中，第一反相器和第二反相器也可以是其他類型的反相器，本公開示例性實施方式對此不再特殊限定。
80.進一步地，參照圖7-圖9所示，本公開示例性實施方式所提供的雙路時鐘產生電路還包括：第一開關360和第二開關380，其中，第一開關360設置于第一前饋緩沖器350的線路上，用于控制第一前饋緩沖器350的通斷；第二開關380設置于第二前饋緩沖器370的線路上，用于控制第二前饋緩沖器370的通斷。因此，可以根據需要靈活控制第一前饋緩沖器350和第二前饋緩沖器370的通斷，例如，可以控制第一前饋緩沖器350和第二前饋緩沖器370同時開啟，也可以只控制第一前饋緩沖器350開啟，或者，只控制第二前饋緩沖器370開啟，還可以根據需要將第一前饋緩沖器350和第二前饋緩沖器370均關斷，本公開示例性實施方式對此不作特殊限定。
81.本公開示例性實施方式中，還可以將所設置的第一開關360和第二開關380分別接入頻率控制信號，以在輸入信號的采用頻率為高頻時，控制第一前饋緩沖器350和第二前饋緩沖器370開啟，從而可以只在高頻的情況下對輸入的時鐘信號進行相位失配校準，在低頻時關閉，從而可以達到節省電流的目的。并且，由于相位失配通常在高頻時會比較嚴重，因此，只在高頻時開啟第一前饋緩沖器350和第二前饋緩沖器370，對相位失配校準的精度影響不大。
82.例如，可以通過在第一開關360中接入第一頻率控制信號，用于在第一信號的采樣頻率為高頻時，控制第一前饋緩沖器350開啟。通過在第二開關380中接入第二頻率控制信號，用于在第二信號的采樣頻率為高頻時，控制第二前饋緩沖器370開啟。由于第一信號和第二信號是具有180度相位差的兩個相反信號，第一信號和第二信號的采樣頻率是相同的。因此，也可以給第一開關360和第二開關380接入同一頻率控制信號，例如，同接入第一頻率控制信號，或同接入第二頻率控制信號。
83.在實際應用中，頻率控制信號為在所采集的第一信號或第二信號的采樣頻率大于預設采樣率時，輸出使得第一開關360和第二開關380打開的信號。例如，在第一開關360和第二開關380均為cmos模擬開關的時候，第一頻率控制信號和第二頻率控制信號為在采樣頻率大于預設預設采樣率時，輸出高電平1的信號，從而可以達到打開第一開關360和第二開關380的目的。
84.在實際應用中，預設采樣率可以根據實際情況進行設置，例如，預設采樣率可以為2666mhz、3200mhz等，本公開示例性實施方式對于預設采樣率不作特殊限定。
85.需要說明的是，在實際應用中，第一開關360和第二開關380不僅可以在頻率控制信號為高頻時才開啟，還可以根據實際需要設置其他的控制開啟方式。例如，在頻率控制信
號為低頻時開啟第一開關360或第二開關380等，或者，無需頻率控制信號，一直處于開啟狀態均可。任何其它的開啟方式均可，本公開示例性實施方式對此不作特殊限定。
86.需要說明的是，本公開示例性實施方式提供的雙路時鐘產生電路，不僅適用于時鐘信號，還適用于任何具有180度相位差的兩個相反信號的相位失配校準中。
87.本公開示例性實施方式還提供了一種雙路時鐘產生方法，應用于上述的雙路時鐘產生電路，所述雙路時鐘產生電路包括：用于接入第一信號的第一反相模塊、用于接入第二信號的第二反相模塊、第一前饋緩沖器和第二前饋緩沖器。參照圖10，該雙路時鐘產生方法具體可以包括以下步驟：
88.步驟s102、將第一前饋緩沖器設置于第一反相模塊的輸入端和第二反相模塊的輸出端之間，用于傳輸第一信號，以對第二反相模塊輸出的第二時鐘輸出信號進行補償；
89.步驟s104、將第二前饋緩沖器設置于第二反相模塊的輸入端和第一反相模塊的輸出端之間，用于傳輸第二信號，以對第一反相模塊輸出的第一時鐘輸出信號進行延緩。
90.在本公開的一些實施例中，所述方法還包括：在所述第一前饋緩沖器的線路上設置第一開關，用于控制所述第一前饋緩沖器的通斷；在所述第二前饋緩沖器的線路上設置第二開關，用于控制所述第二前饋緩沖器的通斷。
91.在本公開的一些實施例中，所述方法還包括：在所述第一開關和所述第二開關上分別接入頻率控制信號，用于在所述頻率控制信號的控制下，控制所述第一開關、所述第二開關開啟或關閉。
92.在本公開的一些實施例中，所述方法還包括：在所述頻率控制信號為高頻時，控制所述第一開關、所述第二開關開啟。
93.在本公開的一些實施例中，所述方法還包括：將所述第一前饋緩沖器和所述第二前饋緩沖器設置為由兩個相同或不同的mos管組成，以對所述第一信號的上升沿和/或所述第一信號的下降沿進行相位校準。
94.需要說明的是，上述的兩個不同的mos管指的是，圖3和圖5所示的由pmos管和nmos管兩個不同的mos管組成的cmos管的情況。上述的兩個相同的mos管指的是，圖7所示的同為nmos管的情況，或者，圖8所示的同為pmos管的情況。
95.本公開示例性實施方式提供的雙路時鐘產生方法，通過將第一前饋緩沖器設置于第一反相模塊的輸入端和第二反相模塊的輸出端之間，可以通過第一前饋緩沖器將第一信號傳輸至第二反相模塊的輸出端，以使用第一信號對第二反相模塊輸出的第二時鐘輸出信號進行補償，從而可以將第二時鐘輸出信號提前。另外，通過將第二前饋緩沖器設置于第二反相模塊的輸入端和第一反相模塊的輸出端之間，可以通過第二前饋緩沖器將第二信號傳輸至第一反相模塊的輸出端，以通過第二信號對第一反相模塊輸出的第一時鐘輸出信號進行延緩，將第一時鐘輸出信號的終點推后。通過上述的第一時鐘輸出信號的終點推后，第二時鐘輸出信號的起點提前，可以減小這兩個輸出信號之間的相位差，從而減小所產生雙路時鐘信號之間的相位失配。
96.上述雙路時鐘產生方法中各個步驟的具體細節已經在對應的雙路時鐘產生電路中進行了詳細的描述，因此此處不再贅述。
97.本公開示例性實施方式還提供了一種電子設備，該電子設備可以包括：上述的雙路時鐘產生電路。其中，雙路時鐘產生電路的具體結構形式和工作原理已經在前述實施例
中進行了詳細描述，此處不再贅述。
98.在上述實施例中，可以全部或部分地通過軟件、硬件、固件或者其任意組合來實現。當使用軟件程序實現時，可以全部或部分地以計算機程序產品的形式來實現。該計算機程序產品包括一個或多個計算機指令。在計算機上加載和執行計算機程序指令時，全部或部分地產生按照本公開實施例所述的流程或功能。所述計算機可以是通用計算機、專用計算機、計算機網絡、或者其他可編程裝置。所述計算機指令可以存儲在計算機可讀存儲介質中，或者從一個計算機可讀存儲介質向另一個計算機可讀存儲介質傳輸。所述計算機可讀存儲介質可以是計算機能夠存取的任何可用介質或者是包含一個或多個可以用介質集成的服務器、數據中心等數據存儲設備。所述可用介質可以是磁性介質(例如，軟盤、硬盤、磁帶)，光介質(例如，dvd)、或者半導體介質(例如固態硬盤(solid state disk，ssd))等。本公開實施例中，計算機可以包括前面所述的裝置。
99.盡管在此結合各實施例對本公開進行了描述，然而，在實施所要求保護的本公開過程中，本領域技術人員通過查看所述附圖、公開內容、以及所附權利要求書，可理解并實現所述公開實施例的其他變化。在權利要求中，“包括”(comprising)一詞不排除其他組成部分或步驟，“一”或“一個”不排除多個的情況。單個處理器或其他單元可以實現權利要求中列舉的若干項功能。相互不同的從屬權利要求中記載了某些措施，但這并不表示這些措施不能組合起來產生良好的效果。
100.盡管結合具體特征及其實施例對本公開進行了描述，顯而易見的，在不脫離本公開的精神和范圍的情況下，可對其進行各種修改和組合。相應地，本說明書和附圖僅僅是所附權利要求所界定的本公開的示例性說明，且視為已覆蓋本公開范圍內的任意和所有修改、變化、組合或等同物。顯然，本領域的技術人員可以對本公開進行各種改動和變型而不脫離本公開的精神和范圍。這樣，倘若本公開的這些修改和變型屬于本公開權利要求及其等同技術的范圍之內，則本公開也意圖包含這些改動和變型在內。
技術特征：
1.一種雙路時鐘產生電路，其特征在于，包括：第一反相模塊，用于接入第一信號并輸出第一時鐘輸出信號；第二反相模塊，用于接入第二信號并輸出第二時鐘輸出信號，所述第一信號和所述第二信號是互為相反的時鐘信號；第一前饋緩沖器，設置于所述第一反相模塊的輸入端和所述第二反相模塊的輸出端之間，用于傳輸所述第一信號，以對所述第二時鐘輸出信號進行補償；第二前饋緩沖器，設置于所述第二反相模塊的輸入端和所述第一反相模塊的輸出端之間，用于傳輸所述第二信號，以對所述第一時鐘輸出信號進行延緩。2.根據權利要求1所述的電路，其特征在于，還包括：第一開關，設置于所述第一前饋緩沖器的線路上，用于控制所述第一前饋緩沖器的通斷；第二開關，設置于所述第二前饋緩沖器的線路上，用于控制所述第二前饋緩沖器的通斷。3.根據權利要求2所述的電路，其特征在于，所述第一開關和所述第二開關分別接入頻率控制信號，用于在所述頻率控制信號的控制下開啟或關斷。4.根據權利要求3所述的電路，其特征在于，在所述頻率控制信號為高頻時，所述第一開關、所述第二開關開啟。5.根據權利要求2-4中任一項所述的電路，其特征在于，所述第一開關和所述第二開關均為cmos模擬開關。6.根據權利要求1-4中任一項所述的電路，其特征在于，所述第一前饋緩沖器和所述第二前饋緩沖器均為由nmos晶體管和pmos晶體管組成的cmos管。7.根據權利要求1-4中任一項所述的電路，其特征在于，所述第一前饋緩沖器和所述第二前饋緩沖器均為由兩個nmos晶體管組成的nmos管。8.根據權利要求1-4中任一項所述的電路，其特征在于，所述第一前饋緩沖器和所述第二前饋緩沖器均為由兩個pmos晶體管組成的pmos管。9.根據權利要求1-4中任一項所述的電路，其特征在于，所述第一反相模塊包括第一反相器，所述第二反相模塊包括第二反相器。10.根據權利要求9所述的電路，其特征在于，所述第一反相器和所述第二反相器均為由nmos晶體管和pmos晶體管組成的cmos管。11.一種雙路時鐘產生方法，其特征在于，所述方法應用于雙路時鐘產生電路，所述雙路時鐘產生電路包括：用于接入第一信號的第一反相模塊、用于接入第二信號的第二反相模塊、第一前饋緩沖器和第二前饋緩沖器；所述方法包括：將所述第一前饋緩沖器設置于所述第一反相模塊的輸入端和所述第二反相模塊的輸出端之間，用于傳輸所述第一信號，以對所述第二反相模塊輸出的第二時鐘輸出信號進行補償；將所述第二前饋緩沖器設置于所述第二反相模塊的輸入端和所述第一反相模塊的輸出端之間，用于傳輸所述第二信號，以對所述第一反相模塊輸出的第一時鐘輸出信號進行延緩。12.根據權利要求11所述的方法，其特征在于，所述方法還包括：
在所述第一前饋緩沖器的線路上設置第一開關，用于控制所述第一前饋緩沖器的通斷；在所述第二前饋緩沖器的線路上設置第二開關，用于控制所述第二前饋緩沖器的通斷。13.根據權利要求12所述的方法，其特征在于，所述方法還包括：在所述第一開關和所述第二開關上分別接入頻率控制信號，用于在所述頻率控制信號的控制下，控制所述第一開關、所述第二開關開啟或關閉。14.根據權利要求13所述的方法，其特征在于，所述方法還包括：在所述頻率控制信號為高頻時，控制所述第一開關、所述第二開關開啟。15.根據權利要求11-14中任一項所述的方法，其特征在于，所述方法還包括：將所述第一前饋緩沖器和所述第一前饋緩沖器設置為相同或不同的mos管，以對所述第一信號的上升沿和/或所述第一信號的下降沿進行相位校準。16.一種電子設備，其特征在于，包括如權利要求1-10中任一項所述的雙路時鐘產生電路。
技術總結
本公開是關于一種雙路時鐘產生電路及方法、電子設備，涉及集成電路技術領域。該雙路時鐘產生電路包括：第一反相模塊，用于接入第一信號并輸出第一時鐘輸出信號；第二反相模塊，用于接入第二信號并輸出第二時鐘輸出信號，第一信號和第二信號是互為相反的時鐘信號；第一前饋緩沖器，設置于第一反相模塊的輸入端和第二反相模塊的輸出端之間，用于傳輸第一信號，以對第二時鐘輸出信號進行補償；第二前饋緩沖器，設置于第二反相模塊的輸入端和第一反相模塊的輸出端之間，用于傳輸第二信號，以對第一時鐘輸出信號進行延緩。本公開提供一種校準相位失配的方法。位失配的方法。位失配的方法。
