半導體裝置及其制造方法及系統與流程
1.本揭示是關于一種半導體裝置。
背景技術：
2.集成電路(integrated circuit，ic)包括一或多個半導體裝置。表示半導體裝置的一方式是使用稱為布局圖的平面圖。布局圖在設計規則的背景中產生。設計規則的集合對布局圖中相應圖案的置放施加約束，例如，地理/空間限制、連接性限制、或類似者。通常，設計規則的集合包括與相鄰或抵接單元中圖案之間的間距及其他交互有關的設計規則的子集，其中圖案表示金屬化層中的導體。布線及置放是裝置中不同裝置經連接的地方。布局中布線及置放的目標之一是減少所需的布線量，從而改善半導體裝置所消耗的功率及空間。
技術實現要素：
3.本揭示的一實施例提供一種半導體裝置，包含一第一金屬層、一第二金屬層以及至少一導電通孔。第一金屬層包含在一第一方向上延伸的一第一導體以及在該第一方向上延伸的一第二導體，其中該第二導體直接相鄰于該第一導體。第二金屬層包含在一第二方向上延伸的一第三導體，其中該第二方向相交于該第一方向。至少一導電通孔經由該第三導體連接該第一導體與該第二導體。
4.本揭示的另一實施例提供一種制造一半導體裝置的方法，包含以下步驟：沉積且圖案化一第一金屬層，以獲得在一第一方向上延伸的多個導體，其中所述多個導體在一第二方向上以一節距間隔開，且其中所述多個導體包含一第一導體及一第二導體，該第一導體與該第二導體在該第二方向上以該節距彼此間隔開；在該第一導體及該第二導體上方蝕刻且沉積至少一導電通孔且與該第一導體及該第二導體電接觸；且沉積且圖案化一第二金屬層，以獲得在該第二方向上延伸的一第三導體，其中該第二方向相交于該第一方向，且其中該第三導體在該至少一導電通孔上方且與該至少一導電通孔電接觸，以電連接該第一導體與該第二導體。
5.本揭示的另一實施例提供一種用于制造半導體裝置的系統，包含至少一處理器及至少一記憶體。該記憶體儲存用于一或多個程序的計算機程序碼。其中當該至少一處理器執行儲存于該至少一記憶體中的該計算機程序碼時，該計算機程序碼及該至少一處理器用以使得該系統產生一半導體裝置的一布局圖，該布局圖儲存于一非暫時性計算機可讀媒體上。該產生布局圖包含以下步驟：在一m0層中產生在一第一方向上延伸的一第一導體區域，及在該第一方向上延伸的一第二導體區域，其中該第二導體區域直接相鄰于該第一導體區域；在一m1層中產生在一第二方向上延伸的一第三導體區域，其中該第二方向相交于該第一方向；及在一via0層中產生將該第一導體區域連接至該第三導體區域的一第一導電通孔區域；及將該第二導體區域連接至該第三導體區域的一第二導電通孔區域。
附圖說明
6.本揭露的一實施例的態樣在與隨附附圖一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規范，各種特征未按比例繪制。實際上，各種特征的尺寸可為了論述清楚經任意地增大或減小。
7.圖1是根據至少一實施例的半導體裝置的方塊圖；
8.圖2a是根據一些實施例的電路區域的布局圖的示意圖；
9.圖2b是根據一些實施例的另一電路區域的布局圖的示意圖；
10.圖2c是根據一些實施例的沿圖2a中的線c-c截取的半導體裝置的示意性橫截面圖；
11.圖2d是根據一些實施例的沿圖2a中的線d-d截取的半導體裝置的示意性橫截面圖；
12.圖2e是根據一些實施例的沿圖2b中的線e-e截取的半導體裝置的示意性橫截面圖；
13.圖3a是根據一些實施例的電路區域的布局圖的示意圖；
14.圖3b是根據一些實施例的另一電路區域的布局圖的示意圖；
15.圖4a是根據一些實施例的電路區域的布局圖的示意圖；
16.圖4b是根據一些實施例的另一電路區域的布局圖的示意圖；
17.圖5a是根據一些實施例的電路區域的布局圖的示意圖；
18.圖5b是根據一些實施例的另一電路區域的布局圖的示意圖；
19.圖6a是根據一些實施例的電路區域的布局圖的示意圖；
20.圖6b是根據一些實施例的另一電路區域的布局圖的示意圖；
21.圖7是根據一些實施例的制造半導體裝置的方法的流程圖；
22.圖8a是根據一些實施例的產生布局圖的方法的流程圖；；
23.圖8b是根據一些實施例的基于布局圖制造半導體裝置的方法；
24.圖9是根據一些實施例的電子設計自動化(electronic design automation，eda)系統的方塊圖；
25.圖10是根據一些實施例的半導體裝置制造系統、及與其相關聯的ic制造流程的方塊圖。
26.【符號說明】
27.100:半導體裝置
28.102:巨集
29.104:區域
30.200:電路區域
31.202:基板
32.203:p井
33.204:第一主動區
34.205:p井
35.206:第二主動區
36.207:柵極介電層
37.209:柵極介電層
38.210～215:柵電極
39.225～226:漏極/源極區
40.227～228:漏極/源極區
41.230:漏極/源極觸點
42.232:漏極/源極觸點
43.233:漏極/源極觸點
44.235:漏極/源極觸點
45.251～258:導體
46.261:互連結構
47.270:導體
48.272:邊界
49.282:導電觸點
50.284:導電觸點
51.286:導電觸點
52.288:導電通孔
53.290:導電通孔
54.291:半導體裝置
55.294:長形導電通孔
56.300:電路區域
57.302:半導體基板
58.304:第一主動區
59.306:第二主動區
60.307:cpo部分
61.310:柵電極
62.311a:第一柵電極部分
63.311b:第二柵電極部分
64.330:漏極/源極觸點
65.332:漏極/源極觸點
66.351～5:導體
67.370:導體
68.372:邊界
69.382:導電觸點
70.384:導電觸點
71.386:導電觸點
72.388:導電通孔
73.390:導電通孔
74.394:長形導電槽通孔
75.400:電路區域
76.404:第一主動區
77.406:第二主動區
78.407:cpo部分
79.410～416:柵電極
80.411a:第一柵電極部分
81.411b:第二柵電極部分
82.430:漏極/源極觸點
83.432:漏極/源極觸點
84.451～460:導體
85.470:導體
86.472:邊界
87.474:導體
88.475:導電觸點
89.476:導電觸點
90.477:導電觸點
91.478:導電觸點
92.480:導電觸點
93.481:導體
94.482:導電觸點
95.488:導電通孔
96.490:導電通孔
97.494:長形導電槽通孔
98.500:電路區域
99.502:半導體基板
100.504:第一主動區
101.506:第二主動區
102.507:cpo部分
103.510～513:柵電極
104.511a:第一柵電極部分
105.511b:第二柵電極部分
106.530:漏極/源極觸點
107.532:漏極/源極觸點
108.551～555:導體
109.570:導體
110.572:邊界
111.575:導電觸點
112.576:導電觸點
113.588:導電通孔
114.590:導電通孔
115.594:長形導電槽通孔
116.600:電路區域
117.602:半導體基板
118.604:第一主動區
119.606:第二主動區
120.607:cpo部分
121.610～612:柵電極
122.611a:第一柵電極部分
123.611b:第二柵電極部分
124.630:漏極/源極觸點
125.632:漏極/源極觸點
126.651～660:導體
127.672:邊界
128.674:導電觸點
129.675:導電觸點
130.676:導電觸點
131.688:導電通孔
132.690:導電通孔
133.700:方法
134.702:方塊
135.704:方塊
136.800:方法
137.802:方塊
138.804:方塊
139.806:方塊
140.808:方法
141.810:方塊
142.812:方塊
143.814:方塊
144.900:eda系統
145.902:硬件處理器
146.904:計算機可讀儲存媒體
147.906:計算機程序碼
148.907:標準單元庫
149.908:總線
150.910:i/o接口
151.912:網絡接口
152.914:網絡
153.942:使用者界面
154.1000:ic制造系統
155.1020:設計室
156.1022:ic設計布局圖
157.1030:遮罩室
158.1032:數據準備
159.1044:遮罩制造
160.1045:遮罩
161.1050:ic晶圓廠
162.1052:制造工具
163.1053:半導體晶圓
164.1060:ic裝置
165.c-c:線
166.d-d:線
167.e-e:線
168.p:節距
169.t:晶體管
具體實施方式
170.以下揭示內容提供用于實施所提供標的物的不同特征的許多不同實施例、或實例。下文描述組件、材料、值、步驟、配置、或類似者的特定實例以簡化本揭露的一實施例。當然，這些僅為實例且非意欲為限制性的。考慮其他組件、材料、值、步驟、配置、或類似者。舉例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征與第二特征直接接觸地形成的實施例，且亦可包括額外特征可形成于第一特征與第二特征之間使得第一特征與第二特征可不直接接觸的實施例。此外，本揭露在各種實例中可重復參考數字及/或字母。此重復是出于簡單及清楚的目的，且本身且不指明所論述的各種實施例及/或組態之間的關系。
171.此外，為了便于描述，在本文中可使用空間相對術語，諸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及類似者，來描述諸圖中圖示的一個元件或特征與另一(多個)元件或特征的關系。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向(旋轉90度或處于其他定向)，且本文中所使用的空間相對描述符可類似地加以相應解釋。
172.在一些實施例中，半導體裝置在金屬層中提供導體，全部導體在第一方向上延伸。在一實例中，半導體裝置的m0金屬層中的導體全部形成為界定在平行于x軸的方向上延伸的長軸。為了連接這些導體的相鄰對，在相交于第一方向的第二方向上形成第二金屬層中的另一導體。在一實例中，在平行于y軸的方向上延伸的半導體的m1金屬層中形成一導體。至少一導電通孔用于將導體的相鄰對連接至第二金屬層中的該導體。在一實例中，一導電通孔將m0金屬層中相鄰導體中的一者與m1金屬層中的該導體連接，且另一導電通孔將m0金屬層中另一相鄰導體與m1金屬層中的該導體連接。在另一實例中，長形槽通孔將m0金屬層中導體的相鄰對與m1金屬層中的導體連接。在至少一實施例中，這提供了用于連接相鄰導
oxide semiconductor，cmos)晶體管、雙極性接面晶體管(bipolar junction transistors，bjt)、高壓晶體管、高頻晶體管、p通道及/或n通道場效晶體管(p-channel and/or n-channel field effect transistor，pfet/nfet)、finfet、具有凸起源極/漏極的平面mos晶體管、納米片fet、納米線fet、或類似者。注意，主動區204、206不相連，且由第二方向上的位移分離開。因此，在至少一實施例中，由這些區域形成的電路不需要虛設二極管或晶體管。
177.柵電極210、211、212、213、214、215各具有在相交于第一方向的第二方向(即，平行于y軸)上延伸的長軸。在至少一實施例中，第一方向正交于第二方向。在這個實例實施例中，在提供漏極/源極區的p型金氧半導體(p-type metal oxide semiconductor，pmos)主動區204的部分上形成五個漏極/源極觸點230，且在形成漏極/源極區的n型金氧半導體(n-type metal oxide semiconductor，nmos)主動區206的部分上形成五個漏極/源極觸點232。漏極/源極觸點230、232由直接在主動區204、206之上的md金屬層形成。pmos主動區204用以形成四個pmos晶體管。第一pmos晶體管包括柵電極211及一對漏極/源極觸點230，該對漏極/源極觸點230相對于第一方向直接相鄰于柵電極211且在柵電極211的相對設置側上。關于第一pmos晶體管，第一pmos晶體管包括一對漏極/源極區225、226，該對漏極/源極區225、226直接相鄰于柵電極211且在柵電極211的相對設置側上。漏極/源極區225、226由柵極211的相對設置側上的主動區204形成。本揭露的一實施例中的其他pmos晶體管，其漏極/源極區相對于其柵電極(或柵極部分，見下文)及形成pmos晶體管的主動區具有相同的配置。另外，第二pmos晶體管包括柵電極212及一對漏極/源極觸點230，該對漏極/源極觸點230相對于第一方向直接相鄰于柵電極212且在柵極212的相對設置側上。此外，第三pmos晶體管包括柵電極213及一對漏極/源極觸點230，該對漏極/源極觸點230相對于第一方向直接相鄰于柵電極213且在柵電極213的相對設置側上。最后，第四pmos晶體管包括柵電極214及一對漏極/源極觸點230，該對漏極/源極觸點230相對于第一方向直接相鄰于柵極214且在柵電極214的相對設置側上。
178.nmos主動區206用以形成四個nmos晶體管。第一nmos晶體管，其包括柵電極211及一對漏極/源極觸點232，該對漏極/源極觸點232相對于第一方向直接相鄰于柵電極211且在柵電極211的相對設置側上。關于第一nmos晶體管，第一nmos晶體管包括一對漏極/源極區227、228，該對漏極/源極區227、228直接相鄰于柵電極211且在柵電極211的相對設置側上。漏極/源極區227、228由柵電極211的相對設置側上的主動區206形成。與漏極/源極區225、226相比，漏極/源極區227、228亦具有相反的摻雜類型。本揭露的一實施例中的其他nmos晶體管，其漏極/源極區相對于其柵電極(或柵電極部分，見下文)及形成pmos晶體管的主動區具有相同的配置。另外，第二nmos晶體管，其包括柵電極212及一對漏極/源極觸點232，該對漏極/源極觸點232相對于第一方向直接相鄰于柵電極212且在柵電極212的相對設置側上。第三nmos晶體管包括柵電極213及一對漏極/源極觸點232，該對漏極/源極觸點232相對于第一方向直接相鄰于柵電極213且在柵電極213的相對設置側上。最后，第四nmos晶體管，其包括柵電極214及一對漏極/源極觸點232，該對漏極/源極觸點232相對于第一方向直接相鄰于柵電極214且在柵電極214的相對設置側上。柵電極210、215各相對設置于區域200的邊界272的相對設置的y延伸邊緣處。在這個實例實施例中，pmos主動區204及nmos主動區206不相連，且由基板202的一段分開。
179.在這個實例實施例中，導體251、252、253、254、255、256、257、258的全部各界定在第一方向上延伸且設置于m0金屬層中的一長軸。m0金屬層是beol中的最下金屬層。導體251、252、253、254、255、256、257、258在第二方向上均通過一節距p彼此間隔開。此外，相鄰導體251、252、253、254、255、256、257、258按照相對于第二方向的節距p(為了清楚起見，節距p在圖2a中只顯示了一次)間隔開。因此，導體253在第一方向上延伸，且導體255在第一方向上延伸。導體253及導體255直接相鄰于彼此，因此在第二方向上以節距p間隔開。在第二方向上，m0金屬層中沒有其他導體配置于導體253與導體255之間。
180.導體253及導體255連接于彼此。更具體而言，第二金屬層包括用于連接導體253及導體255的導體270。在這個實例中，第二金屬層是形成于m0金屬層上方的m1金屬層。m1金屬層是beol中第二最下金屬層，因此直接在m0金屬層之上。導體270界定在第二方向上延伸的長軸。在這個實例實施例中，導體270形成于m1金屬層中。導體270在導體的相鄰對253、255上方延伸。在這個實例中，導體253在漏極/源極觸點230上方延伸，該漏極/源極觸點230相鄰于第二pmos晶體管的柵電極212且在其左方。導電通孔層vd中的導電觸點282將漏極/源極觸點230(相鄰于第二pmos晶體管的柵電極212且在其左方)連接至導體253。導電通孔層vd設置于m0層下面及md層之上，因此導電通孔層vd在漏極/源極觸點230、232之上。導電通孔層vg中的導電觸點284將第三pmos晶體管的柵電極213連接至導體255，且導電通孔層vg中的導電觸點286將第四pmos晶體管的柵電極214連接至導體255。導電通孔層vg設置于m0層下面及po(多晶硅)層之上，其中柵電極210、211、212、213、214、215全部形成于po層中。po層設置于m0層之下及主動區230、232之上。平行于y方向的方向有時被稱為poly方向。
181.為了將相鄰于第二pmos晶體管的柵電極212且在其左方的漏極/源極觸點230連接至第三pmos晶體管的柵電極213及第四pmos晶體管的柵電極214，導電通孔288將導體253連接至導體270，且導電通孔290將導體255連接至導體270。導電通孔288及導電通孔290均設置于導電通孔層via0中，導電通孔層via0在金屬層m0之上且在金屬層m1之下。因此，用于連接的布線是：相鄰于柵電極212且在其左方的漏極/源極觸點230、導電通孔層vd中的導電觸點282、m0金屬層中的導體253、導電通孔層via0中的導電通孔288、金屬層m1中的導體270、導電通孔層via0中的導電通孔290、金屬層m0中的導體255、及vg層中的導電觸點284至po層中的柵電極213；或vg層中的導電觸點286至po層中的柵電極214。因此，在至少一實施例中，通過以所描述的方式連接導體的相鄰對253、255，不同的組件是可連接的，而不需要如在其他方法中那樣的迂回布線。在這種情況下，相鄰于第二pmos晶體管的柵電極212且在其左方的漏極/源極觸點230連接至第三pmos晶體管的柵電極213及第四pmos晶體管的柵電極214，而無需過度迂回布線。在至少一實施例中，這允許區域200具有更佳的功率效能、更小的面積、或增加的布線彈性中的至少一者。
182.圖2b是根據一些實施例的另一電路區域292的布局圖的示意圖。除了電路區域292不包括導電通孔288及導電通孔290以外，電路區域292與圖2a中的電路區域200相同(類似的元件號是指類似的組件)。相反，在這個實例實施例中，電路區域292在將導體253及導體255連接至導體270的導電通孔層via0中具有長形導電通孔(在此亦稱為“導電槽通孔”)294。在一些實施例中，長形導電通孔294為矩形，且具有在第二方向上延伸至一距離的長軸，該距離至少等于導體253與導體255之間的間距。以這種方式，長形導電通孔294界定了將導體253、255連接至導體270的一長軸。在這個特定實施例中，長形導電通孔294具有等于
間距p加上導體253寬度的一半加上導體255寬度的一半的長軸。在這個特定實施例中，長形導電通孔294亦在第一方向上界定了一短軸，該短軸等于導體270的寬度。以這種方式，長形導電通孔294最小化了導體253、255、270之間的接觸電阻。在一些實施例中，長形導電通孔的長軸可以任何其他適合距離設置，且短軸可以任何其他適合距離設置。
183.圖2c是根據一些實施例的沿圖2a中的線c-c截取的對應于電路區域200的半導體裝置291的示意性橫截面圖。圖2c顯示了半導體裝置291的一部分，該部分對應于電路區域200中柵電極212周圍的區域。圖2a中的橫截面線c-c沿x軸延伸。圖2a及圖2c中的對應組件由相同的參考數字表示。在至少一實施例中，半導體裝置291對應于半導體裝置100。
184.如圖2c中所示，半導體裝置291包含基板202，在其上形成對應于電路區域200的電路系統。將n型摻雜及/或p型摻雜添加至基板202以相應地形成n井及/或p井。舉例而言，p井203、205如圖2c中所示。在一些實施例中，在相鄰井之間形成隔離結構。為了簡單起見，圖2c中省略了若干特征，諸如n井及隔離結構。在至少一實施例中，p井203、205界定晶體管t的漏極/源極區，且在此稱為漏極/源極區203、205。晶體管t的柵極區包含柵極介電層207、209的堆疊及柵電極212。在至少一實施例中，晶體管t包含一柵極介電層而非多個柵極介電質。柵極介電層或多個層的實例材料包括hfo2、zro2、或類似物。柵電極212的實例材料包括多晶硅、金屬、或類似物。晶體管t是半導體裝置291中的電路元件的實例。用于將晶體管t電耦合至半導體裝置291中的其他電路元件的接觸結構包含漏極/源極觸點233、235，其相應地在漏極/源極區203、205上方且與漏極/源極觸點233、235電接觸，以及在柵電極212上方且與的電接觸的導電通孔(未顯示)。漏極/源極觸點233、235亦稱為金屬至裝置(metal-to-device，md)觸點。圖2c中的漏極/源極觸點233、235對應于圖2a中柵電極212左右兩側的漏極/源極觸點230。導電通孔層vd(通孔至裝置)中的導電觸點282在漏極/源極觸點235上方且與之電接觸。互連結構261在導電通孔層vd上方，且包含多個金屬層m0、m1、
……
，及多個通孔層via0(圖2c中指示為v0)、via1(圖2c中指示為v1)、
……
，這些層在基板202的厚度方向上(即，沿z軸)交替配置。互連結構261進一步包含各種層間介電(interlayer dielectric，ild)層(未顯示)，金屬層及通孔層嵌入ild層中。互連結構261的金屬層及通孔層用以使半導體裝置291的各種元件或電路彼此電耦合、且與外部電路電耦合。舉例而言，晶體管t的漏極/源極區205經由漏極/源極觸點235及導電觸點282電耦合至m0層中的導體253。v0層中的導電通孔288在導體253上方且與之電接觸。m1層中的導體270在導電通孔288上方且與之電接觸。
185.圖2d是根據一些實施例的沿圖2a中的線d-d截取的對應于電路區域200的半導體裝置291的示意性橫截面圖。圖2d顯示了半導體裝置291的一部分，該部分對應于電路區域200中導體253、255周圍的區域。圖2a中的橫截面線d-d沿y軸延伸。圖2a及圖2d中的相應組件由相同的參考數字表示。
186.如圖2d中所示，導體270在導電通孔290上方且與之電接觸，導電通孔290依次在m0層中的導體255上方且與之電接觸。結果，m1層中的導體270通過v0層中相應的導電通孔288、290電連接m0層中的導體253、255，如圖2a所述。在至少一實施例中，互連結構261包含在m1層之上的一或多個相應金屬層及/或通孔層中的一或多個進一步的導體及/或導電通孔，以使半導體裝置291的各種元件或電路彼此電連接、且與外部電路系統電連接。所描述的結構是一實例。其他組態在各種實施例的范疇內。
187.圖2e是根據一些實施例的沿圖2b中的線e-e截取的對應于電路區域292的半導體裝置293的示意性橫截面圖。圖2e顯示了半導體裝置293的一部分，該部分對應于電路區域292中的柵電極212周圍的區域。沿圖2b中的線c-c截取的半導體裝置293的示意性橫截面圖類似于圖2c。圖2b中的橫截面線e-e沿y軸延伸。圖2b、圖2d及圖2e中的相應組件由相同的參考數字表示。在至少一實施例中，半導體裝置293對應于半導體裝置100。
188.圖2e中的半導體裝置293與圖2d中的半導體裝置291相似。不同之處在于，圖2d中的半導體裝置291中的導電通孔288、290由圖2e中的半導體裝置293中的長形導電通孔294替換。長形導電通孔294在導體253、255上方且與兩者電接觸。導體270在長形導電通孔294上方且與之電接觸。因此，經由v0層中的長形導電通孔294，m1層中的導體270與m0層中的導體253、255電連接，如圖2b所述。所描述的結構是一實例。其他組態在各種實施例的范疇內。
189.在一些實施例中，m0層中的各個導體沿y軸具有寬度y，v0層中的各個導電通孔沿y軸及沿x軸具有尺寸y，且v0層中直接相鄰導電通孔之間或m0層中直接相鄰導體之間沿y軸的間距為x。在至少一實施例中，比率x:y為1:0.5至1:2。舉例而言，在圖2a中，導體253、255中的各者沿y軸具有寬度y，導電通孔288、290中的各者沿y軸及沿x軸具有尺寸y，且直接相鄰導電通孔288、290之間沿y軸的間距為x。在一些實施例中，導電通孔288、290之間的間距x為10nm，且導電通孔288、290中的各者沿x軸及沿y軸的尺寸為5nm至20nm。對于一進一步實例，在圖2b中，長形導電通孔294沿x軸具有寬度y，且沿y軸具有長度(x+2y)、或2x至5x。具有面積xy的長形導電通孔294的中間部分將落在導體253、255之間的淺溝隔離(shallow trench isolation，sti)或ild上。在一些實施例中，導體253、255之間的間距x為10nm，且沿y軸的長形導電通孔294的長度為20nm至50nm。所描述的特定尺寸是實例。其他組態在各種實施例的范疇內。
190.圖3a是根據一些實施例的電路區域300的布局圖的示意圖。在至少一實施例中，電路區域300是圖1中區域104的實例。在圖3a的實例中，區域300包括半導體基板302、第一主動區304、第二主動區306、柵電極310、311、312、漏極/源極觸點330、332、形成于第一金屬層中的導體351、352、353、354、355、形成于第二金屬層中的導體370及邊界372。第一主動區304及第二主動區306配置于邊界372之內，且沿第一方向(即，平行于x軸)延伸。主動區304、306是半導體基板302中的氧化層定義(oxide-definition，od)區。第一主動區304及第二主動區306包括p型摻雜及/或n型摻雜，以形成一或多個電路元件或裝置。在這個實例實施例中，第一主動區304包括p型摻雜，且第二主動區306包括n型摻雜。主動區304、306形成于半導體基板302內。注意，主動區304、306不相連，且由第二方向上的位移分離開。注意，在這個實例實施例中，提供切割多晶硅(cut polysilicon，cpo)部分307以將柵電極311分離成第一柵電極部分311a及第二柵電極部分311b。因此，用這些區域形成電路不需要虛設二極管或晶體管。
191.柵電極310、311、312各有一長軸，該長軸沿相交于第一方向的第二方向(即，平行于y軸)延伸。在至少一實施例中，第一方向正交于第二方向。在這個實例實施例中，在pmos主動區304上形成兩個漏極/源極觸點330，且在nmos主動區306上形成兩個漏極/源極觸點332。pmos主動區304用以形成一pmos晶體管，該pmos晶體管包括第一柵電極部分311a及一對漏極/源極觸點330，該對漏極/源極觸點330相對于第一方向直接相鄰于第一柵電極部分311a且在第一柵電極部分311a的相對設置側上。nmos主動區306用以形成nmos晶體管，該
nmos晶體管包括第二柵電極部分311b及一對漏極/源極觸點332，該對漏極/源極觸點332相對于第一方向直接相鄰于第二柵電極部分311b且在第二柵電極部分311b的相對設置側上。因此，cpo部分307在pmos晶體管與nmos晶體管之間提供隔離。柵電極310、312各相對設置于區域300的邊界372的相對設置的y延伸邊緣處。在這個實例實施例中，pmos主動區304及nmos主動區306不相連，且由基板302的一段分離開。
192.在這個實例實施例中，導體351、352、353、354、355的全部各界定了沿第一方向延伸且設置于m0金屬層中的長軸。導體351、352、353、354、355在第二方向上均通過一節距p彼此間隔開。因此，相鄰導體351、352、353、354、355按照相對于第二方向的節距p(為了清楚起見，節距p在圖3a中僅顯示了一次)間隔開。因此，導體354在第一方向上延伸，且導體355在第一方向上延伸。導體354及導體355兩者直接相鄰于彼此，因此在第二方向上以節距p間隔開。在第二方向上，m0金屬層中沒有其他導體配置于導體354與導體355之間。
193.導體354與導體355連接于彼此。更具體而言，第二金屬層包括連接導體354與導體355的導體370。在這個實例中，第二金屬層是形成于m0金屬層上方的m1金屬層。導體370界定在第二方向上延伸的長軸。在這個實例實施例中，導體370形成于m1金屬層中。導體370在導體的相鄰對353、355上方延伸。在這個實例中，導體354在漏極/源極觸點332上方延伸，該漏極/源極觸點332相鄰于nmos晶體管的第一柵電極311b且在其左方。導電通孔層vd中的導電觸點382將漏極/源極觸點332(相鄰于nmos晶體管的第二柵電極部分311b且在其左方)連接至導體355。導電通孔層vd中的另一導電觸點384將另一漏極/源極觸點332(相鄰于nmos晶體管的第二柵電極部分311b且在其右方)連接至導體355。導電通孔層vd設置于m0層下面及形成漏極/源極觸點330、332的md層之上。導電通孔層vg中的導電觸點386將nmos晶體管的第二柵電極部分311b連接至導體354。導電通孔層vg設置于m0層下面及po層上方，其中柵電極310、311、312全部形成于po層中。po層設置于m0層之下及主動區330、332之上。
194.為了連接漏極/源極觸點332與nmos晶體管的第二柵電極部分311b，導電通孔388將導體354連接至導體370，且導電通孔390將導體355連接至導體370。導電通孔388及導電通孔390均設置于導電通孔層via0中，導電通孔層via0在金屬層m0上方且在金屬層m1之下。因此，用于連接的布線是：第二柵電極部分311b、導電通孔層vg中的導電觸點386、m0金屬層中的導體354、導電通孔層via0中的導電通孔、m1金屬層中的導體370、導電通孔層via0中的導電通孔390、導體355、及導電通孔層384中的導電觸點382至左方漏極/源極觸點332；或導電通孔層384中的導電觸點384至右方漏極/源極觸點332。因此，在至少一實施例中，通過以所述方式連接導體的相鄰對354、355，不同的組件是可連接的，而不需要如在其他方法中那樣的迂回布線。在這種情況下，相鄰于第二pmos晶體管的第二柵電極311b且在其左方及右方的漏極/源極觸點332直接連接至nmos晶體管的第二柵電極部分311。這允許區域300在至少一些實施例中具有更佳的功率效能。此外，在至少一些實施例中，不需要如其他方法中那樣的用于迂回布線的額外間距，從而允許區域300更緊湊。
195.圖3b是根據一些實施例的另一電路區域392的布局圖的示意圖。除了電路區域392不包括導電通孔388及導電通孔390以外，電路區域392與圖3a中的電路區域300相同(類似的元件號是指類似的組件)。相反，在這個實例實施例中，電路區域392在導電通孔層via0中具有長形導電槽通孔394，其將導體354及導體355連接至導體370。在一些實施例中，長形導電通孔394為矩形，且具有一長軸，該長軸在第二方向上延伸至至少等于導體354與導體355
之間的間距的距離。以這種方式，長形導電通孔394界定了將導體353、355連接至導體370的長軸。在這個特定實施例中，長形導電通孔394具有一長軸，該長軸等于間距p加上導體354寬度的一半加上導體355寬度的一半。在這個特定實施例中，長形導電通孔394亦在第一方向上界定了一短軸，該短軸等于導體370的寬度。以這種方式，長形導電通孔394最小化了導體354、355、370之間的接觸電阻。在一些實施例中，長形導電通孔的長軸可以任何其他適合距離設置，且短軸可以任何其他適合距離設置。
196.圖4a是根據一些實施例的電路區域400的布局圖的示意圖。在至少一實施例中，電路區域400是圖1中區域104的實例。在圖4a中所示的實例中，區域400包括半導體基板402、第一主動區404、第二主動區406、柵電極410、411、412、413、414、415、416、漏極/源極觸點430、432、形成于第一金屬層中的導體451、452、453、454、455、456、457、458、459、460、形成于第二金屬層中的導體470、474、476及邊界472。第一主動區404及第二主動區406配置于邊界472之內，且沿第一方向(即，平行于x軸)延伸。主動區404、406作為氧化層定義(oxide-definition，od)區提供。第一主動區404及第二主動區406包括p型摻雜及/或n型摻雜，以形成一或多個電路元件或裝置。在這個實例實施例中，第一主動區404包括p型摻雜，且第二主動區406包括n型摻雜。主動區404、406形成于半導體基板402內。可形成的電路元件的實例包括但不限于晶體管及二極管。注意，主動區404、406不相連，且由第二方向上的位移分離開。此外，注意，在這個實例實施例中，提供cpo部分407以將柵電極411分離成第一柵電極部分411a及第二柵電極部分411b。在這個實例實施例中，cpo部分407與導電通孔488、導體456、及導體470重疊且在其下面。
197.柵電極410、411、412、413、414、415、416各具有在相交于第一方向的第二方向(即，y方向)上延伸的長軸。在至少一實施例中，第一方向正交于第二方向。在這個實例實施例中，總共有七個漏極/源極觸點430形成于pmos主動區404內，以及七個漏極/源極觸點432形成于nmos主動區內。pmos主動區404用以形成六個pmos晶體管。第一pmos晶體管包括柵電極410及一對漏極/源極觸點430，該對漏極/源極觸點430相對于第一方向直接相鄰于柵電極410且在柵電極410的相對設置側上。此外，第二pmos晶體管包括第一柵電極部分411a及一對漏極/源極觸點430，該對漏極/源極觸點430相對于第一方向直接相鄰于柵電極411且在柵電極411的相對設置側上。此外，第三pmos晶體管包括柵電極412及一對漏極/源極觸點430，該對漏極/源極觸點430相對于第一方向直接相鄰于柵電極412且在柵電極412的相對設置側上。另外，第四pmos晶體管包括柵電極413及一對漏極/源極觸點430，該對漏極/源極觸點430相對于第一方向直接相鄰于柵電極413且在柵電極413的相對設置側上。此外，第五pmos晶體管包括柵電極414及一對漏極/源極觸點430，該對漏極/源極觸點430相對于第一方向直接相鄰于柵電極414且在柵電極414的相對設置側上。最后，第六pmos晶體管，其包括柵電極415及一對漏極/源極觸點430，該對漏極/源極觸點430相對于第一方向直接相鄰于柵電極415且在柵電極415的相對設置側上。nmos主動區406用以形成六個nmos晶體管。第一nmos晶體管包括柵電極410及一對漏極/源極觸點432，該對漏極/源極觸點432相對于第一方向直接相鄰于柵電極410且在柵電極410的相對設置側上。此外，第二nmos晶體管包括第一柵電極部分411b及一對漏極/源極觸點432，該對漏極/源極觸點432相對于第一方向直接相鄰于柵電極411且在柵電極411的相對設置側上。此外，第三nmos晶體管包括柵電極412及一對漏極/源極觸點432，該對漏極/源極觸點432相對于第一方向直接相鄰于柵電極412且
在柵電極412的相對設置側上。另外，第四nmos晶體管包括柵電極413及一對漏極/源極觸點432，該對漏極/源極觸點432相對于第一方向直接相鄰于柵電極413且在柵電極413的相對設置側上。此外，第五nmos晶體管包括柵電極414及一對漏極/源極觸點432，該對漏極/源極觸點432相對于第一方向直接相鄰于柵電極414且在柵電極414的相對設置側上。最后，第六nmos晶體管包括柵電極415及一對漏極/源極觸點432，該對漏極/源極觸點432相對于第一方向直接相鄰于柵電極415且在柵電極415的相對設置側上。柵電極416提供區域400的邊界472的右方y延伸邊緣。
198.在這個實例實施例中，pmos主動區404及nmos主動區406不相連，且由基板402的一段分離開。然而，第一漏極/源極觸點430與第一漏極/源極觸點432(相對于x軸自左至右看第一個)相連，且第五漏極/源極觸點430與第五漏極/源極觸點432(相對于x軸自左至右看第五個)相連。第二、第三、第四及第七漏極/源極觸點430及第二、第三、第四及第七漏極/源極觸點432(相對于x軸自左至右看第二、第三、第四及第七個)不相連。
199.在這個實例實施例中，導體451、452、453、454、455、456、457、458、459、460的全部各界定了沿第一方向延伸且設置于m0金屬層中的一長軸。導體451、452、453、454、455、456、457、458、459、460在第二方向上均通過節距p彼此間隔開。此外，相鄰導體451、452、453、454、455、456、457、458、459、460按照相對于第二方向的節距p(為了清楚起見，圖4a中僅顯示一次節距p)間隔開。因此，導體456在第一方向上延伸，且導體457在第一方向上延伸。導體456及導體457兩者直接相鄰于彼此，因此在第二方向上以節距p間隔開。在第二方向上，m0金屬層中沒有其他導體配置于導體456與導體457之間。
200.導體456與導體457連接于彼此。更具體而言，第二金屬層包括連接導體456與導體457的導體470。在這個實例中，第二金屬層是形成于m0金屬層上方的m1金屬層。導體470界定在第二方向上延伸的長軸。在這個實例實施例中，導體470形成于m1金屬層中。導體470在導體的相鄰對456、457上方延伸。在這個實例中，導體456延伸至漏極/源極觸點430，該漏極/源極觸點430相鄰于第二pmos晶體管的柵電極412且在其左方。導電通孔層vg中的導電觸點475將第三pmos晶體管及第三nmos晶體管的柵電極部分412連接至導體456，導電通孔層vg中的導電觸點476將第四pmos晶體管及第四nmos晶體管的柵電極部分413連接至導體456，導電通孔層vg中的導電觸點477將第五pmos晶體管及第五nmos晶體管的柵電極部分414連接至導體456，且導電通孔層vg中的導電觸點478將第六pmos晶體管及第六nmos晶體管的柵電極部分415連接至導體456。導電通孔層vg設置于m0層下面及po層之上，其中柵電極410、411、412、413、414、415，416均形成于po層中。導電通孔層vd中的導電觸點480將漏極/源極區432(相鄰于第一nmos晶體管的柵電極410且在其左方)連接至導體457，以及導電觸點482，其將第二nmos晶體管的第二柵電極部分411b連接至導體457。導電通孔層vd設置于m0層下方及形成漏極/源極觸點430、432的md層上方。po層設置于m0層下面及主動區430、432之上。
201.為了將相鄰于第一nmos晶體管的柵電極410且在其左方的漏極/源極觸點432及第一柵電極部分411b連接至第三pmos/nmos晶體管的柵電極412、第四pmos/nmos晶體管的柵電極413、第五pmos/nmos晶體管的柵電極414且連接至第六pmos/nmos晶體管的柵電極415，導電通孔488將導體456連接至導體470，且導電通孔490將導體457連接至導體470。導電通孔488及導電通孔490兩者均設置于導電通孔層via0中，導電通孔層via0在金屬層m0之上及
金屬層m1之下。因此，用于連接的路徑是：自第一nmos晶體管的漏極/源極觸點432處開始，且到達導電通孔層vg中的導電觸點480；或自第一柵電極部分411b處開始，且到達導電通孔層vd中的導電觸點482。該布線繼續至導電通孔層via0中的導電通孔490，接著至m1金屬層中的導體470，接著至導電通孔層via0中的導電通孔488，且接著至m0金屬層中的導體456。最后，該布線經由導電通孔層vg中的導電觸點475至柵電極412結束；經由導電通孔層vg中的導電觸點476至柵電極413結束；經由導電通孔層vg中的導電觸點477至柵電極414結束；或經由導電通孔層vg中的導電觸點478至柵電極415結束。因此，在至少一實施例中，通過以所述方式連接導體的相鄰對456、457，不同的組件可連接，而不需要如其他方法中那樣的迂回布線。此外，如圖4a中所示，各個漏極連接至導體460。這種配置允許至柵電極411、412、413、414、415的連接與至漏極(連接至導體460)的連接分離，而不增加導體451、452、453、454、455、456、457、458、459、460之間的節距p。因此，在不增加導體451、452、453、454、455、456、457、458、459、460之間的節距p的情況下，區域400的寄生電容減小。
202.圖4b是根據一些實施例的另一電路區域492的布局圖的示意圖。除了電路區域492不包括導電通孔488及導電通孔490以外，電路區域492與圖4a中的電路區域400相同(類似的元件號是指類似的組件)。相反，在這個實例實施例中，電路區域492在導電通孔層via0中具有長形導電槽通孔494，其將導體456及導體457連接至導體470。在一些實施例中，長形導電通孔494為矩形，且具有一長軸，該長軸在第二方向上延伸至至少等于導體456與導體457之間間隔的距離。以這種方式，長形導電通孔494界定了將導體456、457連接至導體470的長軸。在這個特定實施例中，長形導電通孔494具有一長軸，該長軸等于節距p加上導體456寬度的一半加上導體457寬度的一半。在這個特定實施例中，長形導電通孔494亦在第一方向上界定了一短軸，該短軸等于導體470的寬度。以這種方式，長形導電通孔494界定了將導體456、457連接至導體470的長軸。在這個特定實施例中，長形導電通孔494具有一長軸，該長軸等于節距p加上導體456寬度的一半加上導體457寬度的一半。在這個特定實施例中，長形導電通孔294亦在第一方向上界定了一短軸，該短軸等于導體470的寬度。以這種方式，長形導電通孔294最小化了導體456、457、470之間的接觸電阻。在一些實施例中，長形導電通孔的長軸可以任何其他適合距離設置，且短軸可以任何其他適合距離設置。
203.圖5a是根據一些實施例的電路區域500的布局圖的示意圖。在至少一實施例中，電路區域500是圖1中區域104的實例。在圖5a中所示的實例中，區域500包括半導體基板502、第一主動區504、第二主動區506、柵電極510、511、512、513、漏極/源極觸點530、532、形成于第一金屬層中的導體551、552、553、554、555、556、形成于第二金屬層中的導體570及邊界572。第一主動區504及第二主動區506配置于邊界572之內，且沿第一方向(即，平行于x軸)延伸。主動區504、506被提供為od區域。第一主動區504及第二主動區506包括p型摻雜及/或n型摻雜，以形成一或多個電路元件或裝置。在這個實例實施例中，第一主動區504包括p型摻雜，且第二主動區506包括n型摻雜。主動區504、506形成于半導體基板502內。注意，主動區504、506不相連，且由第二方向上的位移分離開。此外，注意，在這個實例實施例中，提供cpo部分507以將柵電極511分離成第一柵電極部分511a及第二柵電極部分511b。在這個實例實施例中，cpo部分507與導電通孔590、導體551、及導體554重疊且在其下面。
204.柵電極510、511、512、513各具有一長軸，該長軸在相交于第一方向的第二方向(即，y方向)上延伸。在至少一實施例中，第一方向正交于第二方向。在這個實例實施例中，
總共有三個漏極/源極觸點530形成于pmos主動區504內，以及三個漏極/源極觸點532形成于nmos主動區內。pmos主動區504用以形成四個pmos晶體管。第一pmos晶體管包括柵電極510。此外，第二pmos晶體管包括第一柵電極部分511a及一對漏極/源極觸點530，該對漏極/源極觸點530相對于第一方向直接相鄰于第一柵電極部分511a且在第一柵電極部分511a的相對設置側上。此外，第三pmos晶體管包括柵電極512及一對漏極/源極觸點530，該對漏極/源極觸點530相對于第一方向直接相鄰于柵電極512且在柵電極512的相對設置側上。最后，第四pmos晶體管包括柵電極513。nmos主動區506用以形成四個nmos晶體管。第一nmos晶體管包括柵電極510。此外，第二nmos晶體管包括第二柵電極部分511b及一對漏極/源極觸點532，該對漏極/源極觸點532相對于第一方向直接相鄰于第二柵電極部分511b且在第二柵電極部分511b的相對設置側上。此外，第三nmos晶體管包括柵電極512及一對漏極/源極觸點532，該對漏極/源極觸點532相對于第一方向直接相鄰于柵電極512且在柵電極512的相對設置側上。最后，第四nmos晶體管包括柵電極513。
205.在這個實例實施例中，pmos主動區504及nmos主動區506不相連，且由基板502的一段分離開。然而，第一漏極/源極觸點530與第一漏極/源極觸點532(相對于x軸自左至右看第一個)相連，且第二漏極/源極觸點530與第二漏極/源極觸點532(相對于x軸自左至右看第二個)相連。第三漏極/源極觸點530與第三漏極/源極觸點532(相對于x軸自左至右看第三個)不相連。
206.在這個實例實施例中，導體551、552、553、554、555、556的全部各界定了沿第一方向延伸且設置于m0金屬層中的長軸。導體551、552、553、554、555、556在第二方向上通過節距p彼此間隔開。此外，相鄰導體551、552、553、554、555、556按照相對于第二方向的節距p(為了清楚起見，圖5a中僅顯示一次節距p)間隔開。因此，導體554在第一方向上延伸，且導體555在第一方向上延伸。導體554與導體555直接相鄰于彼此，因此在第二方向上以節距p間隔開。在第二方向上，m0金屬層中沒有其他導體配置于導體554與導體555之間。
207.導體554與導體555連接于彼此。更具體而言，第二金屬層包括連接導體554與導體555的導體570。在這個實例中，第二金屬層是形成于m0金屬層上方的m1金屬層。導體570界定在第二方向上延伸的長軸。在這個實例實施例中，導體570形成于m1金屬層中。導體570在導體的相鄰對554、555上方延伸。在這個實例中，導體555在第二nmos晶體管的柵電極511上方延伸。導電通孔層vg中的導電觸點575將第二nmos晶體管的第二柵電極部分511b連接至導體555，且導電通孔層vg中的導電觸點576將第四nmos晶體管及第四nmos晶體管的柵電極513連接至導體554。導電通孔層vg設置于m0層下面及po層之上，其中柵電極510、511、512、513均形成于po層中。注意，柵電極512在柵電極511與柵電極513之間，且是直接相鄰于柵電極511及柵電極513的柵電極。導電通孔層vd設置于m0層下面及形成漏極/源極觸點530、532的md層之上。po層設置于m0層之下及主動區530、532之上。
208.為了連接第二nmos晶體管的柵電極511及第四nmos晶體管的柵電極513，導電通孔588將導體555連接至導體570，且導電通孔590將導體556連接至導體570。導電通孔588及導電通孔590兩者均設置于導電通孔層via0中，導電通孔層via0在金屬層m0之上及金屬層m1之下。因此，用于連接的布線是：開始于第二nmos晶體管的柵電極511，且到達導電通孔層vg中的導電觸點575。該路徑繼續至導電通孔層via0中的導電通孔588，接著至m1金屬層中的導體570，接著至導電通孔層via0中的導電通孔590，且接著至m0金屬層中的導體554。最后，
該布線經由導電通孔層vg中的導電觸點576至柵電極513結束。因此，在至少一實施例中，通過以所述方式連接導體的相鄰對554、555，不同組件可連接，而不需要如在其他方法中那樣的迂回布線。因此，這種配置節省了布線資源，且由于較短的路徑而降低了功耗。
209.圖5b是根據一些實施例的另一電路區域592的布局圖的示意圖。除了電路區域592不包括導電通孔588及導電通孔590以外，電路區域592與圖5a中的電路區域500相同(類似的元件號是指類似的組件)。相反，在這個實例實施例中，電路區域592在導電通孔層via0中具有長形導電槽通孔594，其將導體554及導體555連接至導體570。在一些實施例中，長形導電通孔594為矩形且具有一長軸，該長軸在第二方向上延伸至至少等于導體554與導體555之間的間隔的距離。以這種方式，長形導電通孔594界定了將導體554、555連接至導體570的長軸。在這個特定實施例中，長形導電通孔594具有一長軸，該長軸等于節距p加上導體554寬度的一半加上導體555寬度的一半。在這個特定實施例中，長形導電通孔594亦在第一方向上界定了一短軸，該短軸等于導體570的寬度。以這種方式，長形導電通孔594界定了將導體554、555連接至導體570的長軸。在這個特定實施例中，長形導電通孔594具有一長軸，該長軸等于節距p加上導體554寬度的一半加上導體555寬度的一半。在這個特定實施例中，長形導電通孔594亦在第一方向上界定了一短軸，該短軸等于導體570的寬度。以這種方式，長形導電通孔594最小化了導體555、556、570之間的接觸電阻。在一些實施例中，長形導電通孔的長軸可以任何其他適合距離設置，且短軸可以任何其他適合距離設置。
210.圖6a是根據一些實施例的電路區域600的布局圖的示意圖。在至少一實施例中，電路區域600是圖1中區域104的實例。在圖6a中所示的實例中，區域600包括半導體基板602、第一主動區604、第二主動區606、柵電極610、611、612、漏極/源極觸點630、632、形成于第一金屬層中的導體651、652、653、654、655、656、657、658、659、660、形成于第二金屬層中的導體670及邊界672。第一主動區604及第二主動區606配置于邊界672之內，且沿第一方向(即，平行于x軸)延伸。主動區604、606被提供為od區域。第一主動區604及第二主動區606包括p型摻雜及/或n型摻雜，以形成一或多個電路元件或裝置。在這個實例實施例中，第一主動區604包括p型摻雜，且第二主動區606包括n型摻雜。主動區604、606形成于半導體基板602內。注意，主動區604、606不相連，且由第二方向上的位移分離開。此外，注意，在這個實例實施例中，提供cpo部分607以幫助提供隔離。在這個實例實施例中，cpo部分607將柵電極611分成第一柵電極部分611a及第二柵電極部分611b。此外，cpo部分407與導電通孔690及導體656重疊且在其下面。
211.柵電極610、611、612、613，各具有沿相交于第一方向的第二方向(即，y方向)延伸的長軸。在至少一實施例中，第一方向正交于第二方向。在這個實例實施例中，在pmos主動區604內形成四個漏極/源極觸點630，且在nmos主動區606內形成四個漏極/源極觸點632。pmos主動區604用以形成三個pmos晶體管。第一pmos晶體管，其包括柵電極610及一對漏極/源極觸點630，該對漏極/源極觸點630相對于第一方向直接相鄰于柵電極611且在柵電極611的相對設置側上。此外，第二pmos晶體管包括第一柵電極部分611b及一對漏極/源極觸點630，該對漏極/源極觸點630相對于第一方向直接相鄰于第一柵電極部分611b且在電極部分611b的相對設置側上。最后，第三pmos晶體管包括柵電極612及一對漏極/源極觸點630，該對漏極/源極觸點630相對于第一方向直接相鄰于柵電極612且在柵電極612的相對設置側上。nmos主動區606用以形成三個nmos晶體管。第一nmos晶體管包括柵電極610及一
對漏極/源極觸點632，該對漏極/源極觸點632相對于第一方向直接相鄰于柵電極610且在柵電極610的相對設置側上。此外，第二nmos晶體管包括第二柵電極部分611b及一對漏極/源極觸點632，該對漏極/源極觸點632相對于第一方向直接相鄰于第二柵電極部分611b且在柵電極部分611b的相對設置側上。最后，第三nmos晶體管包括柵電極612及一對漏極/源極觸點632，該對漏極/源極觸點632相對于第一方向直接相鄰于柵電極612且在柵電極612的相對設置側上。
212.在這個實例實施例中，pmos主動區604及nmos主動區606不相連，且由基板602的一段分離開。然而，第一漏極/源極觸點630是相連的。第二漏極/源極觸點630與第二漏極/源極觸點632、第三漏極/源極觸點630與第三漏極/源極觸點632(相對于x軸自左至右看第三個)、及第四漏極/源極觸點630與第四漏極/源極觸點632(相對于x軸自左至右看第四個)不相連。
213.在這個實例實施例中，導體651、652、653、654、655、656、657、658、659、660的全部各界定了沿第一方向延伸且設置于m0金屬層中的長軸。導體651、652、653、654、655、656、657、658、659、660在第二方向上通過節距p彼此間隔開。此外，相鄰導體651、652、653、654、655、656、657、658、659、660按照相對于第二方向的節距p(為了清楚起見，圖6a中僅顯示一次節距p)間隔開。因此，導體656在第一方向上延伸，且導體657在第一方向上延伸。導體656與導體657兩者直接相鄰于彼此，因此在第二方向上以節距p間隔開。在第二方向上，m0金屬層中沒有其他導體配置于導體656與導體657之間。
214.導體657與導體656連接于彼此。更具體而言，第二金屬層包括連接導體657與導體656的導體670。在這個實例中，第二金屬層是形成于m0金屬層上方的m1金屬層。導體670界定在第二方向上延伸的長軸。在這個實例實施例中，導體670形成于m1金屬層中。導體670在導體的相鄰對656、657上方延伸。在這個實例中，導體657在第二nmos晶體管的第二柵電極部分611b上方延伸，且漏極/源極觸點632在柵電極610左方且直接相鄰于柵電極610。導電通孔層vd中的導電觸點674將漏極/源極觸點632連接至在柵電極610左方且直接相鄰于柵電極610的導體655，導電通孔層vg中的導電觸點675將第二nmos晶體管的第二柵電極部分611b連接至導體657，且導電通孔層vg中的導電觸點676將柵電極612連接至導體656。導電通孔層vg設置于m0層下面及po層之上，其中柵電極610、611、612均形成于po層中。注意，柵電極611在柵電極610與柵電極612之間，且是直接相鄰于柵電極610及柵電極612的柵電極。導電通孔層vd設置于m0層下面及形成漏極/源極觸點630、632的md層之上。po層設置于m0層之下及主動區630、632之上。
215.為了連接第二nmos晶體管的第二柵電極部分611b、在柵電極610左方且直接相鄰于柵電極610的漏極/源極觸點674、及柵電極612，導電通孔688將導體657連接至導體670，且導電通孔690將導體656連接至導體670。導電通孔688及導電通孔690兩者均設置于導電通孔層via0中，該導電通孔層via0在金屬層m0之上及金屬層m1之下。因此，用于連接的路徑是：開始于直接在柵電極610的左方且相鄰于柵電極610的漏極/源極觸點632處，且到達導電觸點674；或開始于第一nmos晶體管的第二柵電極部分611b處，且到達導電通孔層vg中的導電觸點675。該路徑繼續至導電通孔層via0中的導電通孔688，接著至m1金屬層中的導體670，接著至導電通孔層via0中的導電通孔690，且接著至m0金屬層中的導體656。最后，該路徑經由導電通孔層vg中的導電觸點676至柵電極612結束。因此，在至少一實施例中，通過以
所述方式連接導體的相鄰對657、660，不同的組件可連接，而不需要如其他方法一樣的迂回布線。因此，這種配置節省了布線資源，且由于較短的路徑而降低了功耗。
216.圖6b是根據一些實施例的另一電路區域692的布局圖的示意圖。除了電路區域692不包括導電通孔688及導電通孔690以外，電路區域692與圖6a中的電路區域600相同(類似的元件號是指類似的組件)。相反，在這個實例實施例中，電路區域692在導電通孔層via0中具有長形導電槽通孔694，其將導體657及導體660連接至導體670。在一些實施例中，長形導電通孔694為矩形且具有一長軸，該長軸在第二方向上延伸至至少等于導體657與導體660之間的間隔的距離。以這種方式，長形導電通孔694界定了將導體657、660連接至導體670的長軸。在這個特定實施例中，長形導電通孔694具有一長軸，該長軸等于節距p加上導體657寬度的一半加上導體660寬度的一半。在這個特定實施例中，長形導電通孔694亦在第一方向上界定了一短軸，該短軸等于導體670的寬度。以這種方式，長形導電通孔694界定了將導體657、660連接至導體670的長軸。在這個特定實施例中，長形導電通孔694具有一長軸，該長軸等于節距p加上導體657寬度的一半加上導體660寬度的一半。在這個特定實施例中，長形導電通孔694亦在第一方向上界定了等于導體670的寬度的短軸。以這種方式，長形導電通孔694最小化了導體657、660、670之間的接觸電阻。在一些實施例中，長形導電通孔的長軸可以任何其他適合距離設置，且短軸可以任何其他適合距離設置。
217.圖7是根據一些實施例的產生布局圖的方法700的流程圖。
218.根據一些實施例，方法700是可實施的，舉例而言，使用eda系統700(圖9，下面討論)及集成電路(integrated circuit，ic)制造系統800(圖10，下面討論)。關于方法700，布局圖的實例包括本文所揭示的布局圖、或類似者。可根據方法700制造的半導體裝置的實例包括圖1中的半導體裝置100。
219.在圖7中，方法700包括方塊702～704。在方塊702處，產生布局圖，其中包括表示一或多個電路區域的圖案，如以上圖1至圖6b所揭示。對應于由方塊702產生的布局圖的半導體裝置的實例包括圖1的半導體裝置100。下面將參考圖8a更詳細地討論方塊702。流程自方塊702進行至方塊704。
220.在方塊704處，根據布局圖，進行以下各者中的至少一者：(a)進行一或多個光學微影術曝光，或(b)制造一或多個半導體遮罩，或(c)制造半導體裝置層的一或多個組件。見以下圖9的討論。
221.圖8a是根據一些實施例的產生布局圖的方法800的流程圖。
222.更具體而言，圖8a的流程圖顯示了額外方塊，這些方塊展示了根據一或多個實施例的可在圖7的方塊702中實施的程序的一實例。
223.在圖8a中，方塊702包括方塊802～806。在方塊802處，在布局圖中產生m0層，m0層包括在第一方向上延伸的第一導體區域及在第一方向上延伸的第二導體區域，其中第二導體直接相鄰于第一導體。在一些實施例中，第一導體區域及第二導體區域對應于布局圖中表示圖2a、圖2b中的導體253及導體255、圖3a、圖3b中的導體355及導體356、圖4a、圖4b中的導體456及導體457、圖5a、圖5b中的導體554及導體555、圖6a、圖6b中的導體656及導體657的區域。
224.在方塊804處，產生m1層，m1層包括在第二方向上延伸的第三導體區域，其中第二方向相交于第一方向。在一些實施例中，第三導體區域對應于布局圖中表示圖2a、圖2b中的
導體270、圖3a、圖3b中的導體370、圖4a、圖4b中的導體470、圖5a、圖5b中的導體570、圖6a、圖6b中的導體670的區域。
225.在方塊806處，產生via0層，via0層包括將第一導體區域連接至第三導體區域的第一導電通孔區域及將第二導體區域連接至第三導體區域的第二導電通孔區域。在一些實施例中，第一導電通孔區域及第二導電通孔區域對應于布局圖中表示圖2a中的導電通孔288及導電通孔290、圖3a中的導電通孔388及導電通孔390、圖4a中的導電通孔488及導電通孔490、圖5a中的導電通孔588及導電通孔590、圖6a中的導電通孔688及導電通孔690的區域。
226.圖8b是根據一些實施例的基于布局圖制造半導體裝置的一或多個組件的方法808的流程圖。
227.更具體而言，圖8b的流程圖顯示了額外方塊，這些方塊展示根據一或多個實施例的可在圖7的方塊704中實施的程序的一實例。
228.在圖8b中，方塊704包括方塊810、812、814。在方塊810處，沉積且圖案化第一金屬層，以獲得在第一方向上延伸的多個導體，其中這些導體在第二方向上以一節距間隔開，且其中這些導體包含一第一導體及一第二導體，該第一導體及該第二導體在第二方向上以該節距彼此間隔開。在一些實施例中，第一導體及第二導體對應于圖2a、圖2b中的導體253及導體255、圖3a、圖3b中的導體355及導體356、圖4a、圖4b中的導體456及導體457、圖5a、圖5b中的導體554及導體555、圖6a、圖6b中的導體656及導體657。
229.實例制造制程開始于基板，諸如關于圖2c至圖2e所述的基板202。在至少一實施例中，基板包含硅、硅鍺(sige)、砷化鎵、或其他適合的半導體材料。使用對應于本文描述的布局圖中的一或多個主動區的一或多個遮罩，在基板中或基板上方形成主動區。在基板上方沉積柵極介電材料層。柵極介電材料層的實例材料包括但不限于高k介電層、界面層及/或其組合。在一些實施例中，柵極介電材料層通過原子層沉積(atomic layer deposition，ald)或其他適合技術沉積于基板上方。柵電極層沉積于柵極介電材料層上方。柵電極層的實例材料包括但不限于多晶硅、金屬、al、alti、ti、tin、tan、ta、tac、tasin、w、wn、mon、及/或其他適合的導電材料。在一些實施例中，柵電極層通過化學氣相沉積(chemical vapor deposition，cvd)、物理氣相沉積(pvd或濺射)、電鍍、原子層沉積(atomic layer deposition，ald)、及/或其他適合制程來沉積。接著，使用對應于本文描述的布局圖中的一或多個柵電極的一或多個遮罩來執行圖案化制程。結果，柵極介電材料層經圖案化為一或多個柵極介電層，諸如柵極介電層207、209，且柵電極層經圖案化為一或多個柵電極，諸如關于圖2c描述的柵電極212。在至少一實施例中，通過沉積及圖案化在各個柵電極的相對側上形成間隔物。間隔物的實例材料包括但不限于氮化硅、氧氮化物、碳化硅及其他適合材料。實例沉積制程包括但不限于電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，pecvd)、低壓化學氣相沉積(low-pressure chemical vapor deposition，lpcvd)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition，sacvd)、原子層沉積(atomic layer deposition，ald)、或類似者。實例圖案化制程包括但不限于濕式蝕刻制程、干式蝕刻制程、或其組合。漏極/源極區，諸如關于圖2c描述的漏極/源極區203、205，形成于基板的主動區中。在至少一實施例中，通過使用柵電極及間隔物作為遮罩來形成漏極/源極區。舉例而言，漏極/源極區的形成通過離子布植或擴散制程來執行。取決于裝置或晶體管的類型，漏極/源極區摻雜有p型摻雜(諸如硼或bf2)、n型
摻雜(諸如磷或砷)、及/或其組合物。導電層(例如，金屬)沉積于基板上方，從而形成電連接至漏極/源極區。執行平坦化制程以平坦化導電層，導致漏極/源極觸點(諸如關于圖2c描述的漏極/源極觸點233、235)與下伏漏極/源極區電接觸。平坦化制程包含例如化學機械研磨(chemical mechanical polish，cmp)制程。介電層沉積于基板上方，其上形成漏極/源極觸點。介電層經蝕刻，且經蝕刻部分填充有導電材料(諸如金屬)，以獲得一或多個導電觸點，諸如關于圖2c描述的導電觸點282。執行平坦化制程。包括導電材料(諸如金屬)的m0層沉積于經平坦化結構上方且經圖案化以獲得各種導體，諸如關于圖2c至圖2d描述的導體253、255。
230.在方塊812處，執行沉積及蝕刻以獲得至少一導電通孔，該至少一導電通孔在第一導體及第二導體上方且與第一導體及第二導體電接觸。在一些實施例中，該至少一導電通孔對應于圖2a中的導電通孔288及導電通孔290以及圖2b中的導電通孔294、圖3a中的導電通孔388及導電通孔390以及圖3b中的導電通孔394、圖4a中的導電通孔488及導電通孔490以及圖4b中的導電通孔494、圖5a中的導電通孔588及導電通孔590以及圖5b中的導電通孔594、圖6a中的導電通孔688及導電通孔690以及圖6b中的導電通孔694。
231.在實例制程中，在經圖案化m0層上方沉積介電層。介電層經蝕刻，且經蝕刻部分填充有導電材料(諸如金屬)，以在v0層中獲得一或多個導電通孔。舉例而言，v0層包含關于圖2c至圖2d所述的導電通孔288、290，或關于圖2e所述的長形導電通孔294。接著執行平坦化制程。
232.在方塊814處，沉積且圖案化第二金屬層且以獲得在第二方向上延伸的第三導體，其中第二方向相交于第一方向。第三導體在該至少一導電通孔上方且與的電接觸，以電連接第一導體與第二導體。在一些實施例中，第三導體區域對應于圖2a、圖2b中的導體270、圖3a、圖3b中的導體370、圖4a、圖4b中的導體470、圖5a、圖5b中的導體570、圖6a、圖6b中的導體670。
233.在實例制程中，在v0層中一或多個導電通孔的形成結束時獲得的經平坦化結構上方沉積包括導電材料(諸如金屬)的m1層。m1層經圖案化以獲得各種導體，諸如關于圖2c至圖2e描述的導體270。導體270經由如關于圖2d所述的導電通孔288、290或經由如關于圖2e所述的長形導電通孔294電連接導體253、255。
234.所述方法包括實例操作，但不一定要求按照所示次序執行。根據本揭露的實施例的精神及范疇，可適當地添加、替換、改變次序、及/或消除操作。組合不同特征及/或不同實施例的實施例在本揭露的范疇內，且在閱讀本揭露的一實施例之后對于本領域普通技術人員將是顯而易見的。
235.在一些實施例中，上述至少一方法(多種)全部或部分由至少一eda系統執行。在一些實施例中，ead系統可用作下文討論的ic制造系統的設計室的部分。
236.圖9是根據一些實施例的電子設計自動化(electronic design automation，eda)eda系統900的方塊圖。eda系統900用以產生如上文關于圖8a所述的布局圖。
237.在一些實施例中，eda系統900包括apr系統。本文描述的設計布局圖的方法表示根據一或多個實施例的布線配置，可例如使用根據一些實施例的eda系統900實施。
238.在一些實施例中，eda系統900系包括至少一硬件處理器902及非暫時性、計算機可讀儲存媒體904的通用計算裝置。儲存媒體904編碼有(即，儲存)計算機程序碼906(即，一組
計算機可執行指令)。由硬件處理器902執行指令906表示(至少部分)eda工具，eda工具根據一或多個實施例(下文的所提及制程及/或方法)實施本文所述方法的一部分或全部。
239.處理器902通過總線908電耦合至計算機可讀儲存媒體904。處理器902亦通過總線908電耦合至i/o接口910。網絡接口912亦通過總線908電連接至處理器902。網絡接口912連接至網絡914，使得處理器902及計算機可讀儲存媒體904能夠通過網絡914連接至外部元件。處理器902用以執行編碼于計算機可讀儲存媒體904中的計算機程序碼906，以便使得系統900可用于執行所提及制程及/或方法的一部分或全部。在一或多個實施例中，處理器902為中央處理單元(central processing unit，cpu)、多處理器、分散式處理系統、特殊應用集成電路(application specific integrated circuit，asic)、及/或適合處理單元。
240.在一或多個實施例中，計算機可讀儲存媒體904為電子、磁性、光學、電磁、紅外、及/或半導體系統(或設備或裝置)。舉例而言，計算機可讀儲存媒體904包括半導體或固態記憶體、磁帶、可卸除式計算機磁盤、隨機存取記憶體(random access memory，ram)、只讀記憶體(read-only memory，rom)、硬磁盤、及/或光盤。在使用光盤的一或多個實施例中，計算機可讀儲存媒體904包括光盤只讀記憶體(compact disk-read only memory，cd-rom)、光盤-讀取/寫入(compact disk-read/write，cd-r/w)、及/或數字視頻光盤(digital video disc，dvd)。
241.在一或多個實施例中，儲存媒體904儲存計算機程序碼906，該計算機程序代碼906用以使得eda系統900(其中該執行表示(至少部分)eda工具)可用于執行所提及制程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體904亦儲存信息，該信息促進執行所提及制程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體904儲存標準單元庫907，這些標準單元包括如本文中所揭示的此類標準單元。
242.eda系統900包括i/o接口910。i/o接口910耦合至外部電路。在一或多個實施例中，i/o接口910包括鍵盤、小鍵盤、鼠標、軌跡球、軌跡墊、觸控式屏幕、及/或用于傳達信息及命令至處理器902的標方向鍵。
243.eda系統900亦包括耦合至處理器902的網絡接口912。網絡接口912允許eda系統900與網絡914通訊，一或多個其他計算機系統連接至該網絡914。網絡接口912包括無線網絡接口，諸如藍牙、wifi、wimax、gprs、或wcdma；或有線網絡接口，諸如ethernet、usb、或ieee-1364。在一或多個實施例中，所提及制程及/或方法的一部分或全部實施于兩個或兩個以上系統900中。
244.eda系統900用以經由i/o接口910接收信息。經由i/o接口910接收的信息包括以下各者中的一或多者：指令、數據、設計規則、標準單元庫、及/或供處理器902處理的其他參數。信息經由總線908傳送至處理器902。eda系統900用以經由i/o接口910接收與ui相關的信息。信息作為使用者界面(user interface，ui)942儲存于計算機可讀媒體904中。
245.在一些實施例中，所提及制程及/或方法的一部分或全部實施為獨立軟件應用程序，以供處理器執行。在一些實施例中，所提及制程及/或方法的一部分或全部實施為是額外軟件應用程序的一部分的軟件應用程序。在一些實施例中，所提及制程及/或方法的一部分或全部實施為對軟件應用程序的插件。在一些實施例中，所述制程及/或方法中的至少一者被實施為作為eda工具的一部分的軟件應用。在一些實施例中，所提及制程及/或方法的一部分或全部實施為由eda系統900使用的軟件應用程序。在一些實施例中，包括標準單元
的布局圖使用諸如購自cadence design systems，inc.的的工具或另一適合布局產生工具來產生。
246.在一些實施例中，制程實施為儲存于非暫時性計算機可讀記錄媒體中的程序的功能。非暫時性計算機可讀記錄媒體的實例包括但不限于外部/可卸除式及/或內部/嵌入式儲存器或記憶體單元，例如以下各者中的一或多者：光盤，諸如dvd；磁盤，諸如硬盤；半導體記憶體，諸如rom、ram、記憶體卡、及類似者。
247.圖10為根據一些實施例的集成電路(integrated circuit，ic)制造系統1000及與其相關聯的ic制造流程的方塊圖。制造系統1000用以制造上述半導體裝置100(見圖1)。
248.在一些實施例中，基于布局圖，例如，使用制造系統1000制造以下各者中的至少一者：(a)一或多個半導體遮罩或(b)半導體集成電路層中的至少一組件。
249.在圖10中，ic制造系統1000包括實體，諸如設計室1020、遮罩室1030、及ic制造商/晶圓廠(“fab”)1050，這些實體在設計、開發、及制造循環及/或與制造ic裝置1060相關的服務中彼此互動。系統1000中的實體通過通訊網絡連接。在一些實施例中，通訊網絡為單一網絡。在一些實施例中，通訊網絡為多種不同網絡，諸如以太網絡及網際網絡。通訊網絡包括有線及/或無線通訊通道。各個實體與其他實體中的一或多者互動，且提供服務至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，設計室1020、遮罩室1030、及ic晶圓廠1050中的兩者或兩者以上通過單一較大公司擁有。在一些實施例中，設計室1020、遮罩室1030、及ic晶圓廠1050中的兩者或兩者以上共存于共同設施中且使用共同資源。
250.設計室(或設計團隊)1020產生ic設計布局圖1022。ic設計布局圖1022包括針對ic裝置1060設計的各種幾何圖案。幾何圖案對應于構成待制造的ic裝置1060的各種組件的金屬、氧化物、或半導體層圖案。各種層組合以形成各種ic特征。舉例而言，ic設計布局圖1022的一部分包括各種ic特征，諸如待形成于半導體基板(諸如硅晶圓)中及設置于半導體基板上的各種材料層中的主動區、柵電極、源極及漏極、層間互連的金屬接線或通孔、及用于接合襯墊的開口。設計室1020實施適當的設計程序以形成ic設計布局圖1022。設計程序列包括邏輯設計、實體設計或置放及布線中的一或多者。ic設計布局圖1022在具有幾何圖案的信息的一或多個數據文件中呈現。舉例而言，ic設計布局圖1022可以gdsii文件格式或dfii文件格式表達。
251.遮罩室1030包括數據準備1032及遮罩制造1044。遮罩室1030使用ic設計布局圖1022來制造一或多個遮罩1045，用于根據ic設計布局圖1022來制造ic裝置1060的各種層。遮罩室1030執行遮罩數據準備1032，其中ic設計布局圖1022轉譯成代表性數據文件(“representative data file，rdf”)。遮罩數據準備1032提供rdf至遮罩制造1044。遮罩制造1044包括遮罩書寫器。遮罩書寫器將rdf轉換為基板，諸如遮罩(主光罩)1045或半導體晶圓1053上的影像。設計布局圖1022由遮罩數據準備1032操控，以符合遮罩書寫器的特定特性及/或ic晶圓廠1050的要求。在圖10中，遮罩數據準備1032及遮罩制造1044被示出為分離元件。在一些實施例中，遮罩數據準備1032及遮罩制造1044可統稱為遮罩數據準備。
252.在一些實施例中，遮罩數據準備1032包括光學鄰近校正(optical proximity correction，opc)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他制程效應及類似者的影像誤差。opc調整ic設計布局圖1022。在一些實施例中，遮罩數據準
備1032包括進一步的解析度增強技術(resolution enhancement techniques，ret)，諸如離軸照明、子解析度輔助特征、相轉移遮罩、其他適合的技術、及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology，ilt)亦經使用，該技術將opc作為反向成像問題處置。
253.在一些實施例中，遮罩數據準備1032包括檢查ic設計布局圖1022的遮罩規則檢查器(mask rule checker，mrc)，該遮罩規則檢查器已經歷了運用一組遮罩產生規則的opc中的制程，該組遮罩產生規則含有某些幾何及/或連接性約束以確保足夠余裕、考慮半導體制造制程中的可變性及類似者。在一些實施例中，mrc修改ic設計布局圖1022以在遮罩制造1044期間補償限制，該遮罩制造可撤銷通過opc執行的修改的部分以便滿足遮罩產生規則。
254.在一些實施例中，遮罩數據制備1032包括微影術制程檢查(lithography process checking，lpc)，其模擬將由ic晶圓廠1050實施以制造ic裝置1060的處理。lpc基于ic設計布局圖1022模擬該處理以產生經模擬制造的裝置，諸如ic裝置1060。lpc模擬中的處理參數可包括與ic制造循環的各種制程相關聯的參數、與用于制造ic的工具相關聯的參數、及/或制造制程的其他態樣。lpc考慮各種因素，諸如虛像對比度、焦深(“depth of focus，dof”)、遮罩誤差增強因素(“mask error enhancement factor，meef”)、其他適合因素、及類似者或其組合。在一些實施例中，在經模擬制造裝置已通過lpc產生之后，若經模擬裝置形狀上并未足夠逼近而不能滿足設計規則，則opc及/或mrc經重復以進一步精細化ic設計布局圖1022。
255.應理解，遮罩數據準備1032之上述描述已出于清楚目的予以了簡化。在一些實施例中，數據準備1032包括額外特征，諸如邏輯運算(logic operation，lop)以根據制造規則來修改ic設計布局圖1022。另外，在數據準備1032期間施加至ic設計布局圖1022的制程可按多種不同次序執行。
256.在遮罩數據準備1032之后且在遮罩制造1044期間，遮罩1045或遮罩1045組基于經修改的ic設計布局圖1022來制造。在一些實施例中，遮罩制造1044包括基于ic設計布局圖1022執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam，e-beam)或多個電子束的機構用以基于經修改的ic設計布局圖1022在遮罩(光罩或主光罩)1045上形成圖案。遮罩1045可以各種技術形成。在一些實施例中，遮罩1045使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已涂布于晶圓上的影像敏感材料層(例如，光阻劑層)的諸如紫外(ultraviolet；uv)光束的輻射束通過不透明區阻斷，且透射穿過透明區。在一實例中，遮罩1045的二元遮罩版本包括二元遮罩的透明基板(例如，熔融石英)及不透明區中涂布的不透明材料(例如，鉻)。在另一實例中，遮罩1045使用相轉移技術形成。在遮罩1045的相轉移遮罩(phase shift mask，psm)版本中，形成于相轉移遮罩上的圖案中的各種特征用以具有適當的相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為經衰減psm或交變psm。通過遮罩制造1044產生的遮罩用于多種制程中。舉例而言，此類遮罩用于離子布植制程中以在半導體晶圓1053中形成各種摻雜區、用于蝕刻制程中以在半導體晶圓1053中形成各種蝕刻區、及/或在其他適合制程中。
257.ic晶圓廠1050為ic制造業務，該ic制造業務包括用于制造多種不同ic產品的一或多個制造設施。在一些實施例中，ic晶圓廠1050為半導體代工。舉例而言，可存在用于多種ic產品的前段制造(前段制程(front-end-of-line，feol)制造)的制造設施，而第二制造設
施可提供用于ic產品的互連及封裝的后段制造(后段制程(back-end-of-line，beol)制造)，且第三制造設施可提供用于代工業務的其他服務。
258.ic晶圓廠1050包括制造工具1052，其用以在半導體晶圓1053上執行各種制造操作，從而根據遮罩(例如，遮罩1045)制造ic裝置1060。在各種實施例中，制造工具1052包括晶圓步進機、離子布植器、光阻劑涂布器、制程室(例如，cvd室或lpcvd爐)、cmp系統、電漿蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一或多個適合制造制程的其他制造裝置。
259.ic晶圓廠1050使用通過遮罩室1030制造的遮罩1045以制造ic裝置1060。因此，ic晶圓廠1050至少間接地使用ic設計布局圖1022來制造ic裝置1060。在一些實施例中，半導體晶圓1053通過ic晶圓廠1050使用遮罩1045制造以形成ic裝置1060。在一些實施例中，ic制造包括至少間接基于ic設計布局圖1022執行一或多個微影術曝光。半導體晶圓1053包括硅基板、或上面形成有材料層的其他適當基板。半導體晶圓1053進一步包括各種摻雜區、介電特征、多位準互連、及類似者(形成于后續制造步驟)中的一或多者。
260.關于集成電路(integrated circuit，ic)制造系統(例如，圖10的系統1000)、及與其相關聯的ic制造流程的詳細信息，如2016年2月9日授予的美國專利第9,256,709號、2015年10月1日發布的美國授權前公開第20150278429號、2014年2月6日發布的美國授權前公開第20140040838號、2007年8月21日授予的美國專利第7,260,442號，以上各者全文以引用的方式并入本文中。
261.在一實施例中，半導體裝置包含第一金屬層，該第一金屬層包括：沿第一方向延伸的第一導體；沿第一方向延伸的第二導體，其中第二導體與第一導體直接相鄰；第二金屬層，該第二金屬層包含沿第二方向延伸的第三導體，其中第二方向相交于第一方向；及至少一導電通孔，該至少一導電通孔經由第三導體連接第一導體與第二導體。
262.在一實施例中，一種制造半導體裝置的方法包含沉積且圖案化第一金屬層，以獲得沿第一方向延伸的多個導體。這些導體在第二方向上以一節距間隔開，且這些導體包括第一導體及第二導體，該第一導體及該第二導體在第二方向上以該節距彼此間隔開。該方法進一步包含蝕刻且沉積至少一導電通孔，該至少一導電通孔在第一導體及第二導體上方且與第一導體及第二導體電接觸。該方法進一步包含沉積且圖案化第二金屬層以獲得在第二方向上延伸的第三導體。第二方向相交于第一方向。第三導體在該至少一導電通孔上方且與其電接觸，以電連接第一導體與第二導體。
263.在一實施例中，系統包含：至少一處理器；及至少一記憶體，該至少一記憶體儲存用于一或多個程序的計算機程序碼；其中當該至少一處理器執行儲存于該至少一記憶體中的計算機程序碼時，該計算機程序碼及該至少一處理器用以使系統產生半導體裝置的一布局圖，該布局圖儲存于非暫時性計算機可讀媒體上，產生布局圖包括：在m0層區域中產生在第一方向上延伸的第一導體區域；在第一方向上延伸的第二導體區域，其中第二導體區域直接相鄰于第一導體區域；在m1層區域中產生在第二方向上延伸的第三導體區域，其中第二方向相交于第一方向；及在via0層區域中產生將第一導體區域連接至第三導體區域的第一導電通孔區域；及將第二導體區域連接至第三導體區域的第二導電通孔區域。
264.前述內容概述若干實施例的特征，使得熟悉此項技術者可更佳地理解本揭露的一實施例的態樣。熟悉此項技術者應了解，其可易于使用本揭露的一實施例作為用于設計或修改用于實施本文中引入的實施例的相同目的及/或達成相同優勢的其他制程及結構的基
礎。熟悉此項技術者亦應認識到，此類等效構造并不偏離本揭露的一實施例的精神及范疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的一實施例的精神及范疇。
265.本揭示的一實施例提供一種半導體裝置，包含一第一金屬層、一第二金屬層以及至少一導電通孔。第一金屬層包含在一第一方向上延伸的一第一導體以及在該第一方向上延伸的一第二導體，其中該第二導體直接相鄰于該第一導體。第二金屬層包含在一第二方向上延伸的一第三導體，其中該第二方向相交于該第一方向。至少一導電通孔經由該第三導體連接該第一導體與該第二導體。
266.在一實施例中，該第二金屬層在該第一金屬層上方。
267.在一實施例中，該第一金屬層為一m0層，且該第二金屬層為一m1層。
268.在一實施例中，該至少一導電通孔包含將該第三導體連接至該第一導體的一第一導電通孔以及將該第三導體連接至該第二導體的一第二導電通孔。
269.在一實施例中，該至少一導電通孔包含一導電槽通孔，該導電槽通孔在該第二方向上拉長，且將該第三導體連接至該第一導體及該第二導體兩者。
270.在一實施例中，該第一金屬層包含在該第一方向上延伸且在該第二方向上以一節距彼此間隔開的多個導體，及這些導體包含該第一導體及該第二導體，該第一導體與該第二導體在該第二方向上以該節距彼此間隔開。
271.在一實施例中，該第一金屬層包含在該第一方向上延伸且在該第二方向上彼此間隔開的多個導體，及在該第二方向上，該第一金屬層中的這些導體中沒有其他導體配置于該第一導體與該第二導體之間。
272.在一實施例中，半導體裝置進一步包含一第一晶體管、一第二晶體管以及一第三晶體管。第一晶體管包含在該第二方向上延伸的一第一柵電極。第二晶體管包含在該第二方向上延伸的一第二柵電極。第三晶體管包含在該第二方向上延伸的一第三柵電極及一漏極/源極區。其中該第一導體連接至該第一柵電極及該第二柵電極，且該第二導體連接至該漏極/源極區。
273.在一實施例中，半導體裝置進一步包含一第一晶體管以及一第二晶體管。第一晶體管包含在該第二方向上延伸的一第一柵電極。第二晶體管包含在該第二方向上延伸的一第二柵電極及在該第一方向上直接相鄰于該第二柵電極的一漏極/源極區。其中該第一導體連接至該第一柵電極，且該第二導體連接至該漏極/源極區。
274.在一實施例中，半導體裝置進一步包含一第一晶體管。第一晶體管包含一第一柵電極、直接相鄰于該第一柵電極的一第一側的一第一漏極/源極區、以及直接相鄰于該第一柵電極的一第二側的一第二漏極/源極區。其中該第一柵電極在該第二方向上延伸。其中該第一側相對于該第一柵電極相對設置于該第二側。其中該第一導體連接至該第一柵電極，且該第二導體連接至該第一漏極/源極區及該第二漏極/源極區。
275.在一實施例中，半導體裝置進一步包含一第三漏極/源極區以及一第四漏極/源極區。第三漏極/源極區在該第二方向上與該第一漏極/源極區對準但與該第一漏極/源極區分離，其中該第三漏極/源極區具有與該第一漏極/源極區相反的一摻雜類型。第四漏極/源極區在該第二方向上與該第二漏極/源極區對準但與該第二漏極/源極區分離，其中該第四漏極/源極區具有與該第二漏極/源極區相反的一摻雜類型。
276.在一實施例中，半導體裝置進一步包含一第一晶體管、一第二晶體管以及一第三晶體管。第一晶體管包含在該第二方向上延伸的一第一柵電極。第二晶體管包含在該第二方向上延伸的一第二柵電極。第三晶體管包含在該第二方向上延伸的一第三柵電極。其中該第二柵電極在該第一方向上在該第一柵電極與該第三柵電極之間且直接相鄰于該第一柵電極及該第三柵電極。其中該第一導體連接至該第一柵電極，且該第二導體連接至該第二柵電極及該第三柵電極。
277.在一實施例中，該第一金屬層進一步包含在該第一方向上延伸的一第四導體。該第一晶體管進一步包含在該第一方向上直接相鄰于該第一柵電極的一第一漏極/源極區。該第三晶體管進一步包含在該第一方向上直接相鄰于該第三柵電極的一第二漏極/源極區。該第四導體連接至該第一漏極/源極區及該第二漏極/源極區。
278.在一實施例中，半導體裝置進一步包含一第一晶體管、一第二晶體管以及一第三晶體管。第一晶體管包含在該第二方向上延伸的一第一柵電極。第二晶體管包含在該第二方向上延伸的一第二柵電極。第三晶體管包含在該第二方向上延伸的一第三柵電極。其中該第二柵電極在該第一柵電極與該第三柵電極之間。其中該第一導體連接至該第一柵電極，且該第二導體連接至該第三柵電極。
279.在一實施例中，半導體裝置進一步包含一第一晶體管、一第二晶體管以及一第三晶體管。第一晶體管包含在該第二方向上延伸的一第一柵電極，及直接相鄰于該第一柵電極的一第一漏極/源極區。第二晶體管包含在該第二方向上延伸的一第二柵電極。第三晶體管包含在該第二方向上延伸的一第三柵電極。其中該第二柵電極在該第一柵電極與該第三柵電極之間。其中該第一導體連接至該第一漏極/源極區及該第二柵電極。其中該第二導體連接至該第三柵電極。
280.本揭示的另一實施例提供一種制造一半導體裝置的方法，包含以下步驟：沉積且圖案化一第一金屬層，以獲得在一第一方向上延伸的多個導體，其中這些導體在一第二方向上以一節距間隔開，且其中這些導體包含一第一導體及一第二導體，該第一導體與該第二導體在該第二方向上以該節距彼此間隔開；在該第一導體及該第二導體上方蝕刻且沉積至少一導電通孔且與該第一導體及該第二導體電接觸；且沉積且圖案化一第二金屬層，以獲得在該第二方向上延伸的一第三導體，其中該第二方向相交于該第一方向，且其中該第三導體在該至少一導電通孔上方且與該至少一導電通孔電接觸，以電連接該第一導體與該第二導體。
281.在一實施例中，該第一方向正交于該第二方向。
282.在一實施例中，該至少一導電通孔包含一導電槽通孔，該導電槽通孔在該第二方向上拉長，且將該第三導體連接至該第一導體及該第二導體兩者。
283.本揭示的另一實施例提供一種系統，包含至少一處理器以及至少一記憶體。該記憶體儲存用于一或多個程序的計算機程序碼。其中當該至少一處理器執行儲存于該至少一記憶體中的該計算機程序碼時，該計算機程序碼及該至少一處理器用以使得該系統產生一半導體裝置的一布局圖，該布局圖儲存于一非暫時性計算機可讀媒體上，該產生布局圖包含以下步驟：在一m0層中產生，在一第一方向上延伸的一第一導體區域；及在該第一方向上延伸的一第二導體區域，其中該第二導體區域直接相鄰于該第一導體區域；在一m1層中產生在一第二方向上延伸的一第三導體區域，其中該第二方向相交于該第一方向；及在一
via0層中產生，將該第一導體區域連接至該第三導體區域的一第一導電通孔區域；及將該第二導體區域連接至該第三導體區域的一第二導電通孔區域。
284.在一實施例中，該產生布局圖進一步包含以下步驟：產生一第一柵電極區，其中該第一柵極區在該第二方向上延伸；產生一第二柵電極區，其中該第二柵極區在該第二方向上延伸；產生相鄰于該第一柵極區及該第二柵電極區中的至少一者的一漏極/源極區；產生將該第一導體區域連接至該第一柵電極區的一第三導電通孔區域；及產生將該第二導體區域連接至該第二柵電極區或該漏極/源電極區域的一第四導電通孔。
