一種芯片位置識別方法及基于該方法的芯片時序設(shè)定方法與流程
1.本發(fā)明涉及芯片設(shè)計及芯片識別技術(shù)領(lǐng)域，具體地說，涉及一種芯片位置識別方法及基于該方法的芯片時序設(shè)定方法。
背景技術(shù)：
2.傳統(tǒng)的dram，也即動態(tài)隨機存儲存儲器，已無法滿足如今例如人工智能、數(shù)據(jù)服務(wù)器應(yīng)用等領(lǐng)域內(nèi)，對存儲設(shè)備的存儲容量和存儲速率所提出的更高要求。而硅通孔（tsv）互連技術(shù)，是一種完全穿過硅晶圓或芯片，并于芯片表面和背面之間形成數(shù)千個垂直互連電路連接技術(shù)，該技術(shù)相較于引線鍵合、倒裝芯片等傳統(tǒng)堆疊解決方案，其形成的三維封裝集成電路具有互連長度更小的優(yōu)點。因此基于硅通孔互連技術(shù)實現(xiàn)存儲設(shè)備容量和帶寬擴展的這一特性，其被作為提升dram性能和密度的重要手段，已經(jīng)在現(xiàn)有的動態(tài)隨機存取存儲器中得到較為廣泛的運用。
3.以控制器和芯片的一次讀寫過程為例。參看圖1，圖1為示意圖，示出了現(xiàn)有技術(shù)下堆疊芯片的讀寫過程。圖中的控制器（controller）向芯片（chip）發(fā)送一個讀指令，當(dāng)芯片接收到讀指令后，將其存儲的數(shù)據(jù)送出。在送出數(shù)據(jù)的同時，芯片還會發(fā)送一個返回的讀指令，返回的讀指令會按照圖1所示的方向，是由發(fā)送數(shù)據(jù)的芯片朝向堆疊頂端的芯片，而當(dāng)達(dá)到頂端芯片后再從頂端芯片返回，直至回到控制器處。
4.繼續(xù)參看圖1，在多芯片堆疊中，對于控制器在某一時刻發(fā)送出的指令，由于頂層芯片距離控制器的本征距離要大于底層芯片，則頂層芯片接收到該信號的時間要比底層芯片晚得多，也即，對不同層芯片請求數(shù)據(jù)時，其信號時序不同，那么采用硅通孔技術(shù)實現(xiàn)多芯片堆疊時，不同層間芯片的信號時序則是芯片設(shè)計中無法規(guī)避的問題。現(xiàn)有技術(shù)中，通常是根據(jù)堆疊芯片的數(shù)量，以及芯片在堆疊中所處的位置，在形成堆疊集成后為每一塊芯片配置其相應(yīng)的時序。實際上，由于芯片內(nèi)部的邏輯都是提前設(shè)定的，因此盡管在芯片堆疊集成完成后，能夠獲取當(dāng)前堆疊中包含的芯片的數(shù)量和某一芯片所處的位置，然而在芯片堆疊完成后再對芯片進(jìn)行后期時序調(diào)節(jié)是非常麻煩的。
5.在芯片堆疊后進(jìn)行調(diào)節(jié)的技術(shù)難題，究其原因在于，芯片無法自動識別其在堆疊中相對于其他芯片的位置（主要是頂層芯片和底層芯片），也無法自動識別自己是否為頂層或者底層芯片，從而芯片也就無法根據(jù)其相對頂層芯片和/或底層芯片的位置來配置相應(yīng)時序。
6.有鑒于此，應(yīng)當(dāng)對現(xiàn)有技術(shù)進(jìn)行改進(jìn)，以解決堆疊芯片無法識別其所處位置的技術(shù)問題。
技術(shù)實現(xiàn)要素：
7.針對現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種能夠?qū)崿F(xiàn)芯片在堆疊集成后自動識別其在堆疊中的相對位置，尤其是相對底層芯片和頂層芯片相對位置的芯片位置識別方法，以及在該方法的基礎(chǔ)上，在堆疊后為堆疊中的各芯片設(shè)定時序的芯片時序設(shè)定方法。
8.為解決以上技術(shù)問題，本發(fā)明采取了一種芯片位置識別方法，在芯片堆疊前，根據(jù)芯片的預(yù)設(shè)堆疊數(shù)量為每級芯片配置至少一個特征信號電路的步驟s1；為每級芯片的所述特征信號電路配置對應(yīng)的邏輯電路，芯片堆疊上電后，每級芯片的所述邏輯電路根據(jù)前級芯片的輸出信號，為其所在級芯片的至少一個特征信號電路中的特征信號賦值的步驟s2；每級芯片根據(jù)其的所述特征信號，確定其在堆疊中所處位置的步驟s3。
9.優(yōu)選地，在所述步驟s1中，還包括使得至少一個所述特征信號電路中的每一特征信號電路都通過連接第一電阻后接地的步驟，其中，所述特征信號構(gòu)成長度至少為一位的序列，定義該序列為特征信號標(biāo)識位，初始狀態(tài)下，保持每一所述特征信號電路都通過第一電阻接地，以使得每一所述特征信號保持第一狀態(tài)，當(dāng)所述特征信號標(biāo)識位內(nèi)的所述特征信號都保持第一狀態(tài)時，將所述特征信號標(biāo)識位標(biāo)識出的位置定義為第一位置。
10.進(jìn)一步優(yōu)選的，所述步驟s2中，每級芯片的所述邏輯電路根據(jù)前級輸出信號，為其所在級芯片的至少一個特征信號電路中的特征信號賦值的步驟s2包括：當(dāng)前級芯片的所述邏輯電路獲取前級芯片的輸出信號的步驟s21；所述邏輯電路根據(jù)前級芯片的輸出信號，按照預(yù)設(shè)順序驅(qū)動至少一個特征信號電路中特征信號處于第一狀態(tài)的首個特征信號電路，并驅(qū)動其特征信號為第二狀態(tài)，并將驅(qū)動的首個特征信號電路的所有前序特征信號電路的特征信號驅(qū)動為第一狀態(tài)，以使得當(dāng)前級芯片的所述特征信號標(biāo)識位按照預(yù)設(shè)量變化，并得到當(dāng)前級芯片的特征信號標(biāo)識位，以及該特征信號標(biāo)識位標(biāo)識的第二位置的步驟s22；將當(dāng)前級芯片的所述特征信號標(biāo)識位輸出至下一級芯片，并重復(fù)步驟s21至步驟22，直至得到頂層芯片的特征信號位的步驟s23。
11.更進(jìn)一步優(yōu)選地，使得當(dāng)前級芯片的所述特征信號標(biāo)識位按照預(yù)設(shè)量變化的步驟具體為：當(dāng)前芯片的所述特征信號標(biāo)識位按照預(yù)設(shè)量實現(xiàn)增加或者減少，以使得堆疊后多個芯片的所述特征信號標(biāo)識位呈遞增或者遞減序列。
12.又進(jìn)一步優(yōu)選地，當(dāng)前級芯片的所述邏輯電路獲取前級芯片的輸出信號的步驟s21中，若當(dāng)前級芯片為底層芯片，底層芯片獲取前一級輸出時為高阻態(tài)，則當(dāng)前級芯片的所述特征信號都保持第一狀態(tài)。
13.又優(yōu)選地，每級芯片根據(jù)其的所述特征信號，確定其在堆疊中所處位置的步驟s3具體為：對于堆疊中任意兩塊芯片，根據(jù)兩者各自的所述特征信號標(biāo)識位確定其在堆疊中所處的位置。
14.進(jìn)一步優(yōu)選地，在所述步驟s1中，為每級芯片配置至少兩個特征信號電路，分別定義為第一特征信號電路和第二特征信號電路，其中，配置所述第一特征信號電路對應(yīng)的邏輯電路驅(qū)動方向為自堆疊芯片的底層向頂層驅(qū)動的方向，配置所述第二特征信號電路對應(yīng)的邏輯電路的驅(qū)動方向為自堆疊芯片的頂層向底層驅(qū)動的方向。
15.再進(jìn)一步優(yōu)選地，在所述步驟s3中，所述第一特征信號電路內(nèi)的特征信號構(gòu)成的長度至少為一位的第一特征信號標(biāo)識位，所述第二特征信號電路內(nèi)的特征信號構(gòu)成長度至少為一位的第二特征信號標(biāo)識位，其中，每級芯片根據(jù)其的所述第一特征信號標(biāo)識位，確定其在堆疊中相對底層芯片的位置，以及，每級芯片根據(jù)其的所述第二特征信號標(biāo)識位，確定其在堆疊中相對頂層芯片的位置。
16.相應(yīng)的，本發(fā)明還提供了一種基于前述芯片位置識別方法的芯片時序設(shè)定方法，所述方法包括如下步驟：芯片堆疊集成后，控制器驅(qū)動所述邏輯電路，按照預(yù)設(shè)順序順次改
變堆疊中各芯片的特征信號，以得到各芯片的特征信號標(biāo)識位；芯片根據(jù)各自的特征信號標(biāo)識位確定其在堆疊中的位置，并根據(jù)其在堆疊中的位置，通過編碼器選擇不同的延遲。
17.優(yōu)選地，所述方法還包括：當(dāng)控制器向堆疊中的任一芯片發(fā)送信號時，所述信號自底層芯片按照堆疊順序順次發(fā)送至目標(biāo)芯片后，繼續(xù)按照堆疊順序發(fā)送至堆疊頂層芯片，所述頂層芯片發(fā)送返回信號，所述返回信號按照自頂層芯片向底層芯片的順序返回至所述控制器，以使得所述返回信號的時間固定。
18.又優(yōu)選地，所述方法還包括：當(dāng)控制器向堆疊中的任一芯片發(fā)送信號時，所述信號自底層芯片按照堆疊順序順次發(fā)送至目標(biāo)芯片后，所述目標(biāo)芯片發(fā)送返回信號，所述返回信號自所述目標(biāo)芯片向底層芯片的方向返回所述控制器。
19.由于以上技術(shù)方案的采用，本發(fā)明相較于現(xiàn)有技術(shù)具有如下的有益技術(shù)效果：1、由于堆疊中各芯片無法確定各自在堆疊中的位置，從而現(xiàn)有技術(shù)下，只能在堆疊集成后已知芯片位置的前提下，再對堆疊中各芯片進(jìn)行相應(yīng)的時序設(shè)定，本發(fā)明解決該技術(shù)問題的思路，是在芯片設(shè)計時加入邏輯電路，從而在堆疊后芯片可以識別其在堆疊中的位置，以及其相對底層芯片和頂層芯片的位置，這樣，芯片可以識別出自己是否為底層芯片或者頂層芯片，從而在信號的返回過程中，可以明確自己是否需要發(fā)送返回信號，避免對各個芯片進(jìn)行不必要的反饋訓(xùn)練；2、每一芯片都包含至少一個特征信號電路，特征信號電路內(nèi)包含一個特征信號，則多個特征信號電路中的特征信號又構(gòu)成了一個特征信號序列，定義該序列為特征信號標(biāo)識位，多個芯片的特征信號標(biāo)識位又可以構(gòu)成一個能夠標(biāo)識芯片在堆疊中位置的有序序列，控制器發(fā)送信號使得每一芯片都根據(jù)前級芯片的輸出，按照預(yù)設(shè)量對特征信號標(biāo)識位進(jìn)行改變，而這種改變即會使得多個芯片的特征信號標(biāo)識位形成順序標(biāo)識，順序標(biāo)識可以是按照底層芯片到頂層芯片的遞增序列，也可能是從底層芯片到底層芯片的遞減序列，也可以是其他具有順序關(guān)系的有序序列；而如前所述，由于芯片的特征信號標(biāo)識位代表了其在一個有序序列中的位置，也即可以視為是芯片在堆疊中的相應(yīng)位置，從而根據(jù)該位置，任一芯片可以確定其相對堆疊中任一芯片的相對位置；3、為使得芯片能夠識別其相對堆疊底層芯片和頂層芯片的位置，從而，為每級芯片設(shè)置只是奧兩路特征信號電路，其當(dāng)芯片堆疊后，使得兩路特征信號電路的驅(qū)動方向相反，也即，分別構(gòu)成從底層芯片至頂層芯片方向的一路特征信號電路，和從頂層芯片方向至底層芯片方向的一路特征信號電路，這樣，兩路特征信號電路同時工作，使得每級芯片上具有了兩個特征信號標(biāo)識位，則每級芯片可以根據(jù)各自的兩個特征信號標(biāo)識位，確定其相對底層芯片和頂層芯片的位置；4、另一方面，各芯片在明確其是否為頂層芯片的同時，也即獲取了當(dāng)前堆疊中的芯片總數(shù)，從而，解決了芯片堆疊數(shù)量無法預(yù)測的問題，并且進(jìn)一步地，各芯片即可以根據(jù)其相對底層芯片和頂層芯片的位置，通過編碼器自發(fā)的選擇相應(yīng)的延遲，從而取代了現(xiàn)有技術(shù)下在堆疊完成后，再根據(jù)芯片位置進(jìn)行后期調(diào)節(jié)的設(shè)計方式，使得芯片的時序設(shè)定獲得更好的性能。
附圖說明
20.圖1為示意圖，示出了現(xiàn)有技術(shù)下堆疊芯片的讀寫過程；
圖2為示意圖，示出了本發(fā)明的一較佳實施例中配置有特征信號的單塊芯片的結(jié)構(gòu)；圖3為示意圖，示出了本發(fā)明實施例一中兩塊芯片堆疊集成后的結(jié)構(gòu)；圖4為示意圖，示出了本發(fā)明實施例二中八塊芯片堆疊集成后的結(jié)構(gòu)；圖5為示意圖，示出了本發(fā)明的其他實施例中通過加法器實現(xiàn)特征信號電路賦值的等效電路結(jié)構(gòu)；圖6為示意圖，示出了本發(fā)明實施例三中八塊芯片堆疊集成后的結(jié)構(gòu)。
具體實施方式
21.下面將參考附圖來描述本發(fā)明所述的一種芯片位置識別方法及基于該方法的芯片時序設(shè)定方法的實施例。本領(lǐng)域的普通技術(shù)人員可以認(rèn)識到，在不偏離本發(fā)明的精神和范圍的情況下，可以用各種不同的方式對所描述的實施例進(jìn)行修正。因此，附圖和描述在本質(zhì)上是說明性的，而不是用于限制權(quán)利要求的保護(hù)范圍。此外，在本說明書中，附圖未按比例畫出，并且相同的附圖標(biāo)記表示相同的部分。
22.需要說明的是，本發(fā)明實施例中所使用“第一”和“第二”的表述均是為了區(qū)分兩個相同名稱非相同的實體或者非相同的參量，可見“第一”、“第二”僅為了表述的方便，不應(yīng)理解為對發(fā)明實施例的限定，后續(xù)實施例對此不再一一說明。
23.現(xiàn)有技術(shù)下，堆疊芯片中各芯片的時序延遲設(shè)定，是在堆疊集成后，根據(jù)各芯片在堆疊中所處的位置，通過芯片內(nèi)的再設(shè)計對各自芯片的時序延遲進(jìn)行再調(diào)整。設(shè)計過程本身繁瑣，且由于無法預(yù)測堆疊芯片的數(shù)量，使得堆疊后的再設(shè)計和調(diào)整顯得十分不便。并且進(jìn)一步的，由于芯片無法獲知其自身在堆疊中的位置，也就無法判斷自己是否為需要在信號傳輸過程中發(fā)送返回信號的頂層芯片。不難看出，解決該系列問題的核心，是實現(xiàn)芯片位置的自我識別。
24.由于芯片的堆疊是按照一定順序的順次堆疊，則如果能夠引入一種在芯片堆疊后為每個芯片順次分配標(biāo)識的機制，那么每一芯片即可根據(jù)自身被分配到的標(biāo)識識別其在堆疊中所處的位置，同樣，也可根據(jù)這一標(biāo)識，識別其相對于堆疊中其他芯片的位置。
25.在本發(fā)明的較佳實施例中，實現(xiàn)上述的這種標(biāo)識分配機制的思路，是在每一芯片中配置至少一個特征信號電路，每一特征信號電路中包含的一個特征信號可以被配置為兩種不同的狀態(tài)，可廣義地定義為第一狀態(tài)和第二狀態(tài)。這樣，多個特征信號按照順序構(gòu)成的一組序列，定義為特征信號標(biāo)識位，那么該特征信號標(biāo)識位即可被視作一種能夠指向芯片所處位置的位置標(biāo)示，從而根據(jù)特征信號標(biāo)識位，芯片即可識別其在堆疊中所處的具體位置，以及其相對堆疊中其他芯片的相對位置。
26.先參看圖2，圖2為示意圖，示出了本發(fā)明的一較佳實施例中配置有特征信號的單塊芯片的結(jié)構(gòu)。則本發(fā)明的較佳實施例所述的芯片位置識別方法中，第一步則是為芯片配置特征信號。在單片芯片100（chip）上，配置至少一個特征信號電路200，每一特征信號電路內(nèi)包含一位特征信號，該特征信號即可視為用來表征特征信號電路200的輸出。特征信號的第一狀態(tài)，可以視為特征信號電路200的輸入為0，而特征信號的第二狀態(tài)，則相應(yīng)地視為特征信號電路200的輸入為1。繼續(xù)參看圖2，三路特征信號電路200都通過第一電阻201接地，第一電阻201為大電阻，其使得特征信號電路200在初始狀態(tài)下因呈高阻態(tài)而保持第一狀
態(tài)，也即輸出為0的狀態(tài)。當(dāng)單片芯片100與控制器連接時，特征信號電路200上電，工作，則使得特征信號電路200的輸出由0變?yōu)?，也即此時該芯片的特征信號電路200的特征信號由第一狀態(tài)轉(zhuǎn)為第二狀態(tài)。
27.特征信號電路200被設(shè)置成將前級芯片的特征信號電路200的輸出作為本級芯片的特征信號電路的輸入，繼而在前級特征信號電路輸出的基礎(chǔ)上按照預(yù)設(shè)值進(jìn)行變化，從而為其所在級芯片的至少一個特征信號電路中的特征信號賦值，以作為本級芯片特征信號電路的輸出。
28.實施例一由于特征信號電路中的特征信號包含兩種狀態(tài)，則一條特征信號電路的兩種輸出狀態(tài)，即可用以區(qū)分兩塊不同的芯片，在此基礎(chǔ)上，再通過限定特征信號兩種狀態(tài)的順序，即可在區(qū)分兩塊芯片的同時，為兩塊芯片標(biāo)識不同的位置。
29.圖3為示意圖，示出了本發(fā)明的實施例一中兩塊芯片堆疊集成后的結(jié)構(gòu)。如圖3所示，兩塊芯片堆疊集成后與控制器300連接。按照圖3展示的方向和順序，將兩塊芯片定義為與控制器連接并作為底層芯片的第一芯片101，以及與第一芯片101堆疊并作為頂層芯片的第二芯片102。
30.再說說實施例一中的特征信號電路的賦值過程。如前所述，初始狀態(tài)下，特征信號電路200中的特征信號輸出為0，也即保持第一狀態(tài)，從而堆疊前，第一芯片101和第二芯片102上的特征信號電路200中，特征信號都為第一狀態(tài)。堆疊后，第一芯片101上的特征信號電路200上電工作，由于第一芯片101不包含前級芯片，換句話說，第一芯片101的前級芯片的輸出信號呈高阻態(tài)，則第一芯片101的特征信號電路使得第一芯片101上的特征信號保持第一狀態(tài)。第二芯片102的特征信號電路200獲取前級芯片的輸出信號，也即第一芯片101的輸出信號，按照預(yù)設(shè)值進(jìn)行變化，在該較佳實施例中，是將第二芯片102的特征信號改變?yōu)榈诙顟B(tài)。參照前文所述，在此書，第一芯片101保持的第一狀態(tài)可以視為輸出為0，而第二芯片102更改后的第二狀態(tài)可以視為輸出為1。從而，第一芯片101根據(jù)其特征信號，可以識別自身為底層芯片，第二芯片102根據(jù)其特征信號，可以識別自身為頂層芯片。
31.實施例二在實施例一中，由于單個特征信號電路中的一個特征信號僅具有兩個輸出狀態(tài)，則單個特征信號電路僅能滿足兩塊芯片堆疊時的位置識別。在實施例一的基礎(chǔ)上，容易想到的是，于芯片上配置更多路特征信號電路，即可實現(xiàn)更多芯片的標(biāo)識。也即，根據(jù)預(yù)設(shè)的堆疊數(shù)量為每級芯片配置滿足堆疊數(shù)量的特征信號電路。
32.具體地說，圖4為示意圖，示出了本發(fā)明實施例二中八塊芯片堆疊集成后的結(jié)構(gòu)。參看圖4，在本發(fā)明的實施例二中，按照與實施例一相同的方式，將八塊芯片堆疊集成，而與實施例一不同的是，實施例二中，每一芯片上都配置三個特征信號電路200，每一特征信號電路200中包含一特征信號，每一特征信號包含兩個輸出狀態(tài)，依舊分別定義為第一狀態(tài)和第二狀態(tài)。
33.同樣，按照圖4展示的方向和順序，將八塊芯片按照自底向上的順序，定義為第一芯片101至第八芯片108。初始狀態(tài)下，堆疊前所有芯片的特征信號電路中的三位特征信號都為第一狀態(tài)。堆疊集成后，第一芯片101的特征信號電路200上電，同樣，第一芯片101的三特征信號電路由于不存在前級輸出，則仍然保持第一狀態(tài)，如將特征信號保持第一狀態(tài)的
輸出視為0，則此時，第一芯片101的三特征信號電路的輸出為“000”。
34.而實施例二中的特征信號電路的賦值過程中，第二芯片102的特征信號電路200獲取第一芯片101的輸出信號“000”，并作為第二芯片102的特征信號電路200的輸入。實施例二中的特征信號電路的賦值邏輯，是按照預(yù)設(shè)順序驅(qū)動至少一個特征信號中特征信號處于第一狀態(tài)的首個特征信號電路，并驅(qū)動其特征信號為第二狀態(tài)，再將驅(qū)動的首個特征信號電路的所有前序特征信號電路的特征信號驅(qū)動為第一狀態(tài)。則在實施例二中，第二芯片102的特征信號電路200的將其輸入信號“000”的首個保持第一狀態(tài)的特征信號電路中特征信號的狀態(tài)改變，由于修改的該路特征信號電路不包含前序特征電路，則，第二芯片102的輸出信號也即為“001”。
35.接著，第三芯片的特征信號電路200獲取第二芯片102的輸出信號，也即“001”，從而改變其輸入中首個保持第一狀態(tài)的特征信號電路的特征信號，也即改變?yōu)椤?11”，再將修改的該路特征信號包含一位前序特征電路，且前序的該路特征信號電路的特征信號此時為第二狀態(tài)，則還需要將前序特征信號電路的特征信號驅(qū)動為第一狀態(tài)，則第三芯片的輸出信號即為“010”。第四芯片的特征信號電路200獲取第三芯片的輸出信號“010”，從而改變其輸入中首個保持第一狀態(tài)的特征信號電路的特征信號，也即改變?yōu)椤?11”，由于修改的該路特征信號電路不包含前序特征電路，則第四芯片的輸出信號也即為“011”。
36.繼續(xù)，第五芯片的特征信號電路200獲取第四芯片的輸出信號，也即“011”，從而改變其輸入中首個保持第一狀態(tài)的特征信號電路的特征信號，也即改變?yōu)椤?11”。再將修改的該路特征信號包含的兩位前序特征電路，且前序的兩路特征信號電路的特征信號都為第二狀態(tài)，則將前序兩路特征信號電路的特征信號驅(qū)動為第一狀態(tài)，則第五芯片地輸出信號也即為“100”。從而依次確定出第六至第八芯片的輸出信號分別為：“101”、“110”、“111”。
37.這樣，在實施例二中的八塊芯片各自的特征信號電路具有了不同的輸出信號。如果將每一芯片上的特征信號電路的三位特征信號視為有序的數(shù)列，則八塊芯片的輸出信號則構(gòu)成從“000”至“111”的8位遞增序列。在本發(fā)明的較佳實施例中，將按照預(yù)設(shè)的順序?qū)⑻卣餍盘枠?gòu)成的長度至少一位的序列定義為特征信號標(biāo)識位，則多塊芯片的特征信號標(biāo)識位即構(gòu)成了如實施例二中的有序的數(shù)列。
38.繼而，每一芯片即可以根據(jù)其自身的特征信號標(biāo)識位，識別出自身在堆疊中的位置。例如，第一芯片101上，三路特征信號電路中的特征信號都保持第一狀態(tài)，也即輸出為0，則第一芯片101上的特征信號標(biāo)識位為“000”，則第一芯片101可以識別出自己為堆疊中的第一塊芯片，按照芯片堆疊的方式，第一芯片101可以識別出自己為底層芯片。
39.另一方面，任一塊芯片又可以根據(jù)其特征信號標(biāo)識位識別出自身相對于其他芯片的相對位置。例如，第一芯片的特征信號識別位為“000”，第五芯片的特征信號識別位為“100”，從而第五芯片可以通過特征信號標(biāo)識位得知其相對第一芯片，也即底層芯片的位置。
40.在本發(fā)明的不同較佳實施例中，特征信號電路根據(jù)前級芯片的輸入，按照預(yù)設(shè)量對本級芯片的輸出進(jìn)行變化的方式也可以不同。例如，基于實施例二的賦值方法相同原理，在本發(fā)明的又一實施例中，采用加法器作為特征信號電路的賦值方法。圖5為示意圖，示出了本發(fā)明的其他實施例中通過加法器實現(xiàn)特征信號電路賦值的等效電路結(jié)構(gòu)，圖中的箭頭方向示出了特征信號電路中信號的傳遞方向。參看圖5，在特征信號電路中配置了加法器，
則加法器獲取前級芯片的輸出，并作為本級芯片特征信號電路的輸入。加法器對前級芯片的輸出，或者說對本級芯片的輸入實現(xiàn)加一的過程，并將加一后得到的信號輸出，并對該級的特征信號電路中的特征信號進(jìn)行賦值。
41.實施例三在本發(fā)明的實施例二中，芯片根據(jù)其特征信號標(biāo)識位確定其相對底層芯片的位置。然而，在芯片設(shè)計時，如前所述，由于無法知道堆疊芯片中的芯片數(shù)量，也無法獲得芯片相對頂層芯片的位置，就無法為返回信號的發(fā)送配置延遲。
42.為了解決該技術(shù)問題，本發(fā)明的實施例三中，將每級芯片包含的多路特征信號電路分成兩組。參看圖6，圖6為示意圖，示出了本發(fā)明的實施例三中八塊芯片堆疊集成后的結(jié)構(gòu)。在該較佳實施例中，仍然是以八塊芯片堆疊集成為例，按照圖6展示的方向和順序，將八塊芯片按照自底向上的順序，定義為第一芯片101至第八芯片108。然而，與實施例二中不同的是，在實施例三中，每一級芯片上包括六路特征信號電路。將六路特征信號電路被分成了兩組，為說明方便，將兩組中的特征信號電路分別定義為第一特征信號電路202和第二特征信號電路203，三路第一特征信號電路202對應(yīng)的三位特征信號構(gòu)成了長度為三位的第一特征信號標(biāo)識位，三路第二特征信號電路203對應(yīng)的三位特征信號構(gòu)成了長度同樣為三位的第二特征信號標(biāo)識位。
43.另一方面，兩組特征信號電路的驅(qū)動方向配置為相反。例如在該較佳實施例中，將三路第一特征信號電路202的驅(qū)動方向配置為自堆疊芯片的底層向頂層驅(qū)動的方向，將三路第二特征信號電路203的驅(qū)動方向配置為自堆疊芯片的頂層向底層驅(qū)動的方向。當(dāng)堆疊上電后，三路第一特征信號電路202和第二特征信號電路203分別按照實施例二中所述的賦值方法，為每級芯片分別賦值第一特征信號標(biāo)志位和第二特征信號標(biāo)識位。則第一芯片101至第八芯片108的標(biāo)識位如下表所示。實施例三中，每級芯片具有兩個不同的特征信號標(biāo)識位，則根據(jù)相應(yīng)的特征信號標(biāo)識位確定其在堆疊中所處的位置。具體地說，第一特征信號電路的驅(qū)動方向為自堆疊芯片的底層向頂層驅(qū)動的方向，則由于前級無輸入或者前級輸入呈高阻態(tài)，第一芯片的第一
特征信號標(biāo)識位為“000”，從而第一芯片可以確定其處于第一特征信號電路驅(qū)動方向的初始位置，也即，位于堆疊芯片的底層位置，換言之，確定自身為底層芯片。進(jìn)一步地，堆疊中的其他芯片可以根據(jù)各自的第一特征信號標(biāo)識位，按照與實施例二中相同的方法確定各自相對于第一芯片101的位置。
44.同理，第二特征信號電路的驅(qū)動方向為自堆疊芯片的頂層向底層驅(qū)動的方向，則由于前級無輸入或者前級輸入呈高阻態(tài)，第八芯片108的第二特征信號標(biāo)識位為“000”，從而第八芯片可以確定其處于第二特征信號電路驅(qū)動方向的初始位置，也即，位于堆疊芯片的頂層位置，換言之，確定自身為頂層芯片。進(jìn)一步地，堆疊中的其他芯片可以根據(jù)各自的第二特征信號標(biāo)識位，按照與實施例二中相同的方法確定各自相對于第八芯片108的位置。
45.實施例四根據(jù)實施例一至實施例三的說明，本發(fā)明的一個方面中提供的這種芯片位置識別方法，可以使得堆疊中的芯片確定其在堆疊中的位置，并且， 能夠識別出堆疊中任一芯片相對于堆疊中其他任一塊芯片的相對位置，尤其是頂層芯片和底層芯片。而這一技術(shù)效果，直接影響到本發(fā)明的另一個發(fā)明，也即芯片時序設(shè)定方法。
46.本發(fā)明的實施例四中，仍然以八塊芯片堆疊為舉例，基于實施例二的方法，堆疊后，第一芯片至第八芯片的第一特征信號標(biāo)識位分別為“000”至“111”，第二特征信號標(biāo)識位分別為“111”至“000”。如前所述，在多芯片堆疊中，對于控制器在某一時刻發(fā)送出的指令，隨著堆疊中特征信號標(biāo)識位的遞增，接收到該指令信號的時長也是遞增的。則為了保持控制器和存儲芯片之間的溝通時序是固定的，在實施例四中，又要求返回信號都是由頂層芯片發(fā)送。由于第八芯片的第二特征信號標(biāo)識位為“000”，且堆疊中不存在其第二特征信號電路驅(qū)動方向上的前級芯片以及相應(yīng)的特征信號電路，則第八芯片根據(jù)其第二特征信號標(biāo)識位識別出自己為堆疊中的頂層芯片，這樣，控制器發(fā)出的讀取信號，會一直傳送到頂部芯片，再由第八芯片進(jìn)行信號返回。
47.而實施例四的又一種實施方式中，為保持時序設(shè)定的穩(wěn)定性，返回信號由與控制器溝通的芯片發(fā)送。例如，仍以八塊芯片堆疊集成為例，由于頂層芯片的讀取信號與返回信號經(jīng)過的本征距離最大，則不需要進(jìn)行時序設(shè)定，相反，由于底層芯片讀取信號與返回信號經(jīng)過的本征距離最小，所以底層芯片的返回信號需要設(shè)置最大延遲的時序設(shè)定。在第一至第八芯片識別出各自在堆疊中的位置后，每一芯片根據(jù)其相對底層芯片和頂層芯片的位置，將第二至第七芯片的延遲分別對應(yīng)設(shè)置為1ns至6ns。
48.以上實施例僅表達(dá)了本發(fā)明的幾種實施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對本發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
技術(shù)特征：
1.一種芯片位置識別方法，其特征在于，所述芯片位置識別方法包括如下步驟：在芯片堆疊前，根據(jù)芯片的預(yù)設(shè)堆疊數(shù)量為每級芯片配置至少一個特征信號電路的步驟s1； 為每級芯片的所述特征信號電路配置對應(yīng)的邏輯電路，芯片堆疊上電后，每級芯片的所述邏輯電路根據(jù)前級芯片的輸出信號，為其所在級芯片的至少一個特征信號電路中的特征信號賦值的步驟s2；每級芯片根據(jù)其的所述特征信號，確定其在堆疊中所處位置的步驟s3。2.根據(jù)權(quán)利要求1所述的芯片位置識別方法，其特征在于，在所述步驟s1中，所述特征信號構(gòu)成長度至少為一位的序列，定義該序列為特征信號標(biāo)識位，初始狀態(tài)下，保持每一所述特征信號電路都通過第一電阻接地，以使得每一所述特征信號保持第一狀態(tài)，當(dāng)所述特征信號標(biāo)識位內(nèi)的所述特征信號都保持第一狀態(tài)時，將所述特征信號標(biāo)識位標(biāo)識出的位置定義為第一位置。3.根據(jù)權(quán)利要求2所述的芯片位置識別方法，其特征在于，所述步驟s2中，每級芯片的所述邏輯電路根據(jù)前級輸出信號，為其所在級芯片的至少一個特征信號電路中的特征信號賦值的步驟s2包括：當(dāng)前級芯片的所述邏輯電路獲取前級芯片的輸出信號的步驟s21；所述邏輯電路根據(jù)前級芯片的輸出信號，按照預(yù)設(shè)順序驅(qū)動至少一個特征信號中特征信號處于第一狀態(tài)的首個特征信號電路，并驅(qū)動其特征信號為第二狀態(tài)，再將驅(qū)動的首個特征信號電路的所有前序特征信號電路的特征信號驅(qū)動為第一狀態(tài)，以使得當(dāng)前級芯片的所述特征信號標(biāo)識位按照預(yù)設(shè)量變化，并得到當(dāng)前級芯片的特征信號標(biāo)識位，以及該特征信號標(biāo)識位標(biāo)識的第二位置的步驟s22；將當(dāng)前級芯片的所述特征信號標(biāo)識位輸出至下一級芯片，并重復(fù)步驟s21至步驟22，直至得到底層芯片和/或頂層芯片的特征信號位的步驟s23。4.根據(jù)權(quán)利要求3所述的芯片位置識別方法，其特征在于，使得當(dāng)前級芯片的所述特征信號標(biāo)識位按照預(yù)設(shè)量變化的步驟具體為：當(dāng)前芯片的所述特征信號標(biāo)識位按照預(yù)設(shè)量實現(xiàn)增加或者減少，以使得堆疊后多個芯片的所述特征信號標(biāo)識位呈遞增或者遞減序列。5.根據(jù)權(quán)利要求3或4所述的芯片位置識別方法，其特征在于，當(dāng)前級芯片的所述邏輯電路獲取前級芯片的輸出信號的步驟s21中，還包括使得至少一個所述特征信號電路中的每一特征信號電路都通過連接第一電阻后接地的步驟，其中，若當(dāng)前級芯片為起始芯片，則起始芯片獲取前一級輸出時為高阻態(tài)，則起始芯片的所述特征信號都保持第一狀態(tài)。6.根據(jù)權(quán)利要求2所述的芯片位置識別方法，其特征在于，每級芯片根據(jù)其的所述特征信號，確定其在堆疊中所處位置的步驟s3具體為：對于堆疊中任意兩塊芯片，根據(jù)兩者各自的所述特征信號標(biāo)識位確定其在堆疊中所處的位置。7.根據(jù)權(quán)利要求6所述的芯片位置識別方法，其特征在于，在所述步驟s1中，為每級芯片配置至少兩個特征信號電路，分別定義為第一特征信號電路和第二特征信號電路，其中，配置所述第一特征信號電路對應(yīng)的邏輯電路驅(qū)動方向為自堆疊芯片的底層向頂層驅(qū)動的方向，配置所述第二特征信號電路對應(yīng)的邏輯電路的驅(qū)動方向為自堆疊芯片的頂層向底層驅(qū)動的方向。8.根據(jù)權(quán)利要求7所述的芯片位置識別方法，其特征在于，在所述步驟s3中，所述第一特征信號電路內(nèi)的特征信號構(gòu)成的長度至少為一位的第一特征信號標(biāo)識位，所述第二特征信號電路內(nèi)的特征信號構(gòu)成長度至少為一位的第二特征信號標(biāo)識位，其中，每級芯片根據(jù)
其的所述第一特征信號標(biāo)識位，確定其在堆疊中相對底層芯片的位置，以及，每級芯片根據(jù)其的所述第二特征信號標(biāo)識位，確定其在堆疊中相對頂層芯片的位置。9.一種基于權(quán)利要求1至8任一項所述芯片位置識別方法的芯片時序設(shè)定方法，其特征在于，所述方法包括如下步驟：芯片堆疊集成后，控制器驅(qū)動所述邏輯電路，按照預(yù)設(shè)順序順次改變堆疊中各芯片的特征信號，以得到各芯片的特征信號標(biāo)識位；芯片根據(jù)各自的特征信號標(biāo)識位確定其在堆疊中的位置，并根據(jù)其在堆疊中的位置，通過編碼器選擇不同的延遲。10.根據(jù)權(quán)利要求9所述的芯片時序設(shè)定方法，其特征在于，所述方法還包括：當(dāng)控制器向堆疊中的任一芯片發(fā)送信號時，所述信號自底層芯片按照堆疊順序順次發(fā)送至目標(biāo)芯片后，繼續(xù)按照堆疊順序發(fā)送至堆疊頂層芯片，所述頂層芯片發(fā)送返回信號，所述返回信號按照自頂層芯片向底層芯片的順序返回至所述控制器，以使得所述返回信號的時間固定。11.根據(jù)權(quán)利要求9所述的芯片時序設(shè)定方法，其特征在于，所述方法還包括：當(dāng)控制器向堆疊中的任一芯片發(fā)送信號時，所述信號自底層芯片按照堆疊順序順次發(fā)送至目標(biāo)芯片后，所述目標(biāo)芯片發(fā)送返回信號，所述返回信號自所述目標(biāo)芯片向底層芯片的方向返回所述控制器。
技術(shù)總結(jié)
本發(fā)明提供一種芯片位置識別方法及基于該方法的芯片時序設(shè)定方法，其先根據(jù)芯片的預(yù)設(shè)堆疊數(shù)量為每級芯片配置至少一個特征信號電路，以及與特征信號電路一一對應(yīng)的特征信號，芯片堆疊上電后，特征信號電路根據(jù)前級芯片的輸出信號，對本級芯片的特征信號進(jìn)行賦值，從而使得每一芯片的特征信號構(gòu)成的特征信號標(biāo)識位形成有序數(shù)列，這樣，芯片根據(jù)自身的特征信號標(biāo)識位即可識別其在堆疊中的位置，以及相對堆疊中其他芯片的位置，另外，再此基礎(chǔ)上，芯片可以根據(jù)其在堆疊中的位置，自動地為本級芯片設(shè)置時序，解決了堆疊芯片位置無法識別以及堆疊后芯片時序設(shè)定復(fù)雜的技術(shù)問題。別以及堆疊后芯片時序設(shè)定復(fù)雜的技術(shù)問題。別以及堆疊后芯片時序設(shè)定復(fù)雜的技術(shù)問題。
