微機電系統梳狀致動器及形成梳狀結構的方法與流程
[0001]
本公開實施例涉及一種微機電系統梳狀致動器及形成梳狀結構的方法。
背景技術：
[0002]
微機電系統(microelectromechanical system，mems)裝置在現代裝置(例如，智能揚聲器、助聽器及照相裝置)中正變得越來越普遍。許多mems裝置可分為傳感器或致動器(actuator)。mems傳感器感測外部條件(例如，聲波、光、磁信號)的存在并將其轉換成電信號(例如，電壓、電流)以進行處理。mems致動器利用電信號(例如，電壓、電流)來產生外部條件(例如，聲波、光、磁信號)。利用靜電原理以基于電信號產生機械運動的mems梳狀致動器有望成為快速且低功耗mems致動器的候選裝置。
技術實現要素：
[0003]
根據本公開的實施例，一種微機電系統梳狀致動器，包括梳狀結構以及介電襯墊結構。梳狀結構包括支撐層以及多個突起物。支撐層包含第一材料。多個突起物包含所述第一材料且在第一方向上遠離所述支撐層的第一表面延伸，其中所述多個突起物沿第二方向分隔開，所述第二方向與所述支撐層的所述第一表面平行。介電襯墊結構連續地且完全地覆蓋所述支撐層的所述第一表面及所述多個突起物的多個外表面，其中所述介電襯墊結構包括連接部分，所述連接部分連續地連接所述多個突起物中的至少兩個突起物的多個最頂表面。
[0004]
根據本公開的實施例，一種微機電系統梳狀致動器，包括梳狀結構以及介電襯墊結構。梳狀結構包括支撐層、第一突起物及第二突起物。支撐層包含半導體材料。第一突起物及第二突起物包含所述半導體材料，在第一方向上遠離所述支撐層延伸，且在與所述第一方向正交的第二方向上彼此隔開。介電襯墊結構排列在所述梳狀結構之上且包括第一側壁部分以及第二側壁部分。第一側壁部分完全地覆蓋所述第一突起物的第一側壁。第二側壁部分完全地覆蓋所述第一突起物的第二側壁。所述第一側壁部分及所述第二側壁部分分別具有在所述第二方向上測量的均勻的厚度，且環繞所述第一突起物的且在所述第二方向上測量的所述介電襯墊結構的最大距離是在背對所述第一突起物的所述第一側壁部分的外側壁與所述第二側壁部分的外側壁之間。
[0005]
根據本公開的實施例，一種形成梳狀結構的方法，包括：在襯底中形成從所述襯底的最頂表面朝所述襯底的最底表面延伸的多個溝槽結構；在所述襯底的所述最頂表面之上形成第一介電層，其中所述第一介電層覆蓋所述多個溝槽結構的多個內表面，所述溝槽結構的所述多個內表面由所述襯底的多個內表面界定；在所述第一介電層之上形成半導體材料；移除所述半導體材料的多個上部部分，以在所述多個溝槽結構內形成包括多個突起物的所述梳狀結構；在所述梳狀結構之上形成第二介電層；執行平坦化工藝以移除所述第一介電層的部分和/或所述第二介電層的部分，從而暴露出所述襯底的所述最頂表面；在所述第二介電層之上和/或所述襯底的所述最頂表面之上形成第三介電層；對所述第三介電層
進行圖案化，以從所述襯底的所述最頂表面移除所述第三介電層的多個部分；以及移除所述襯底的多個部分。
附圖說明
[0006]
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。
[0007]
圖1示出包括被介電襯墊結構連續地覆蓋的多個半導體突起物的微機電系統(mems)梳狀結構的一些實施例的透視圖。
[0008]
圖2及圖3示出與圖1所示透視圖對應的一些實施例的剖視圖。
[0009]
圖4示出包括被介電襯墊結構連續地覆蓋的多個半導體突起物的mems梳狀結構的一些其他實施例的透視圖。
[0010]
圖5及圖6示出與圖4所示透視圖對應的一些實施例的剖視圖。
[0011]
圖7a到圖7c示出在操作期間第一mems梳狀結構及第二mems梳狀結構的位置的一些實施例的各種視圖，其中第一mems梳狀結構的介電襯墊結構不接觸第二mems梳狀結構的介電襯墊結構。
[0012]
圖8a到圖8c示出在操作期間第一mems梳狀結構及第二mems梳狀結構的位置的一些其他實施例的各種視圖，其中第一mems梳狀結構的介電襯墊結構不接觸第二mems梳狀結構的介電襯墊結構。
[0013]
圖9a到圖20示出通過自對準工藝(self-aligned process)形成mems梳狀結構的方法的一些實施例的各種視圖，所述mems梳狀結構包括襯有介電襯墊結構的多個半導體突起物。
[0014]
圖21示出與圖9a到圖20中所示的方法對應的一些實施例的流程圖。
具體實施方式
[0015]
以下公開提供用于實施所提供主題的不同特征的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征與第二特征被形成為直接接觸的實施例，且也可包括其中第一特征與第二特征之間可形成附加特征從而使得第一特征與第二特征可不直接接觸的實施例。另外，本公開在各種實例中可重復使用參考編號和/或字母。此種重復使用是為了簡明及清晰起見，且自身并不表示所論述的各個實施例和/或配置之間的關系。
[0016]
此外，為易于說明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特征與另一(其他)元件或特征的關系。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處于其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
[0017]
微機電系統(mems)梳狀致動器可用于例如(舉例來說)手機相機中的陀螺儀(gyroscope)或光學圖像穩定器(optical image stabilizer)系統等裝置中。在一些實施
例中，mems梳狀致動器包括第一梳狀結構及第二梳狀結構，在操作期間第一梳狀結構與第二梳狀結構根據電信號朝彼此移動及遠離彼此移動。第一梳狀結構可包括第一支撐層及從第一支撐層向外延伸的多個突起物。此外，在第一梳狀結構之上可排列有介電襯墊結構，從而連續地覆蓋多個突起物的多個外表面及第一支撐層的表面。介電襯墊結構實質上是薄的，使得多個突起物中最鄰近的突起物彼此間隔開第一距離。第一距離足夠大，以使第二梳狀結構的突起物能夠在mems梳狀致動器的操作期間裝配在第一梳狀結構的突起物中最鄰近的突起物之間。介電襯墊結構也足夠厚，以將多個突起物中的每一者彼此電隔離，使得多個突起物在操作期間各自具有其自身的靜電電勢(electrostatic potential)。
[0018]
為形成梳狀結構，可對襯底進行圖案化以形成多個溝槽結構，其中每一溝槽結構通過襯底的多個突起物間隔開。在襯底之上及多個溝槽結構內可沉積第一介電層。在每一溝槽結構內可形成半導體材料(例如，多晶硅)，從而形成從支撐層突起的多個突起物，其中包含半導體材料的多個突起物位于多個溝槽結構內且通過襯底的多個突起物隔開。在一些實施例中，可移除直接上覆在襯底的突起物之上的第一介電層的多個部分，且可在半導體材料的突起物的被暴露出的表面之上形成第二介電層。接著，可通過圖案化工藝選擇性地移除直接上覆在襯底的突起物之上的第一介電層和/或第二介電層。
[0019]
然而，移除第一介電層和/或第二介電層可能會導致半導體材料的突起物上存在過量的介電材料，和/或可能會導致半導體材料的突起物上的介電材料的涂層非常薄或不連續。如果半導體材料的突起物上存在過量的介電材料，則所述過量的介電材料可能在mems梳狀致動器的操作期間與相對的梳狀結構碰撞。此外，如果半導體材料的突起物上的介電材料的涂層非常薄或不連續，則在進行制造步驟(例如，襯底圖案化)期間半導體材料的突起物可能不會受到保護和/或在mems梳狀致動器的操作期間半導體材料的多個突起物可能不會彼此電絕緣，以使半導體材料的每一突起物具有獨立的靜電電勢。
[0020]
本公開的各種實施例提供一種形成具有介電襯墊結構的梳狀結構的方法，所述介電襯墊結構連續地覆蓋梳狀結構的每一突起物，以進行充分的電保護及結構保護。舉例來說，在本公開的一些實施例中，在被第一介電層覆蓋的襯底之上形成支撐層及突起物之后，在移除第一介電層的部分之前，在突起物之上形成第二介電層。在形成第二介電層之后，執行平坦化工藝(例如，化學機械平坦化(chemical mechanical planarization，cmp))，以移除上覆在襯底之上的第一介電層的部分和/或第二介電層的部分。在平坦化工藝之后，第一介電層的上表面與第二介電層的上表面可實質上共面，或換句話說，彼此對準。接著，在襯底之上形成第三介電層，由于第三介電層形成在實質上共面的第一介電層與第二介電層之上，因此第三介電層可實質上為平面。換句話說，第三介電層可與實質上共面的第一介電層和第二介電層自對準，使得第三介電層實質上為平面。在一些實施例中，執行圖案化工藝以選擇性地移除上覆在襯底之上的第三介電層的部分。接著可使襯底離型(release)。由于在形成第三介電層之前第一介電層的上表面與第二介電層的上表面對準，且第三介電層自對準到第一介電層及第二介電層，因此在一些實施例中，第三介電層的圖案化工藝可更可控制的。
[0021]
因此，通過進行平坦化工藝及通過添加額外的介電層(例如，第三介電層)，包括第一介電層、第二介電層及第三介電層的所得介電襯墊結構具有更均勻及更可控的厚度，從而產生更可靠的mems梳狀致動器，以在操作期間對梳狀結構的突起物進行電保護及結構保
護。
[0022]
圖1示出mems梳狀結構的一些實施例的透視圖100，其中mems梳狀結構的至少兩個突起物具有由介電襯墊結構連接的最頂表面。
[0023]
圖1所示mems梳狀結構101包括支撐層102及在第一方向x上從支撐層102延伸的多個突起物104。在一些實施例中，支撐層102及突起物104包含相同的第一材料，且支撐層102及突起物104被介電襯墊結構106覆蓋。因此，在圖1所示透視圖100中，mems梳狀結構101的突起物104不可見，如雙線括號所示，且應理解，突起物104位于介電襯墊結構106之下。在一些實施例中，支撐層102及突起物104的第一材料包括半導體材料。舉例來說，在一些實施例中，支撐層102及突起物104可包含多晶硅。此外，在一些實施例中，介電襯墊結構106包含介電材料，例如(舉例來說)氮化硅、二氧化硅等。因此，介電襯墊結構106包括絕緣體，以在mems梳狀結構101的操作期間在多個突起物104之間提供電隔離，使得在操作期間每一突起物104可維持單獨的靜電電勢。
[0024]
在一些實施例中，多個突起物104至少包括第一突起物104a、第二突起物104b及第三突起物104c。第一突起物104a、第二突起物104b及第三突起物104c可在與第一方向x不同的第二方向y上彼此間隔開。在一些實施例中，第一方向x可垂直于第二方向y。在一些實施例中，第一突起物104a可與第二突起物104b隔開第一距離d1，且第二突起物104b可與第三突起物104c隔開相同的第一距離d1。在其他實施例中，第一距離d1可在多個突起物104之間變化。
[0025]
此外，在圖1所示mems梳狀結構101的一些實施例中，多個突起物104中的至少兩個突起物104可具有通過介電襯墊結構106的連接部分106c連續地連接到彼此的最頂表面104t。舉例來說，在一些實施例中，介電襯墊結構106的連接部分106c將第一突起物104a的最頂表面104t連接到第二突起物104b的最頂表面104t。在一些實施例中，介電襯墊結構106的連接部分106c與第三突起物104c間隔開。與第一方向x不同且與第二方向y不同的第三方向z可與突起物104的最頂表面104t正交。在一些實施例中，第三方向z垂直于第一方向x及第二方向y。在一些實施例中，通過將第一突起物104a及第二突起物104b與介電襯墊結構106的連接部分106c連接在一起，第一突起物104a及第二突起物104b的靜電力增大，這在某些應用中可能是期望的。此外，在透視圖100中突起物104的最頂表面104t可不可見，如雙線箭頭所示，且應理解，突起物104的最頂表面104t位于介電襯墊結構106之下。
[0026]
圖2及圖3分別示出可與圖1所示橫截線aa’對應的mems梳狀結構的一些實施例的剖視圖200及剖視圖300，其中介電襯墊結構完全地且連續地覆蓋多個突起物。
[0027]
如圖2的剖視圖200中所示，包含第一材料的突起物104是可見的，且介電襯墊結構106完全地且連續地覆蓋每一突起物104的外表面。此外，多個突起物104之間的第一距離d1可在第二方向y上測量且可在多個突起物104的多個外表面之間測量，如圖2中所示。在一些實施例中，在剖視圖200中，介電襯墊結構106可具有第一厚度t1，第一厚度t1是環繞突起物104的外表面的介電襯墊結構106的最小厚度。第一厚度t1可足夠薄，以使梳狀結構能夠機械地工作(例如，根據電信號彎曲或移動突起物104)，同時仍在突起物104之間提供充分的電隔離。舉例來說，在一些實施例中，第一厚度t1介于近似0.5微米與近似1微米之間的范圍內。應理解，第一厚度t1的其他值也處于本公開的范圍內。
[0028]
在一些實施例中，介電襯墊結構106包括：頂部部分106t，排列在第三突起物104c
的最頂表面104t上；第一側壁部分106f，直接沿第三突起物104c的第一側壁104f排列；第二側壁部分106s，直接沿第三突起物104c的第二側壁104s排列；以及底部部分106b，排列在第三突起物104c的最底表面104b之下。第三方向z可與第三突起物104c的最底表面104b及最頂表面104t正交，且第二方向y可與第三突起物104c的第一側壁104f及第二側壁104s正交。此外，第一側壁104f、第二側壁104s、最頂表面104t及最底表面104b可彼此連續地連接。介電襯墊結構106的頂部部分106t與底部部分106b可通過介電襯墊結構106的第一側壁部分106f及第二側壁部分106s彼此耦合。此外，第一側壁部分106f可通過第三突起物104c而在第二方向y上與第二側壁部分106s分隔開，且頂部部分106t可通過第三突起物104c而在第三方向z上與底部部分106b分隔開。第一側壁部分106f的最上表面及第二側壁部分106s的最上表面不位于第三突起物104c的最頂表面104t上方，且第一側壁部分106f的最下表面及第二側壁部分106s的最下表面不位于第三突起物104c的最底表面104b下方。
[0029]
在一些實施例中，在自對準制造工藝期間通過進行平坦化工藝以及通過添加額外的介電層來形成介電襯墊結構106，當在整個第三方向z上測量時，第三突起物104c與第四突起物104d之間的第一距離d1可實質上恒定。換句話說，舉例來說，從頂部部分106t測量的第一距離d1可實質上相同于從底部部分106b測量的第一距離d1，從底部部分106b測量的第一距離d1也可實質上相同于從第一側壁部分106f測量的第一距離d1。在一些實施例中，在第三方向z上實質上恒定的第一距離d1表示介電襯墊結構106不包括太薄的部分或太厚的部分。此外，形成介電襯墊結構106的自對準制造工藝確保第一側壁部分106f的外表面與頂部部分106t的第一外表面實質上共面或對準且第二側壁部分106s的外表面與頂部部分106t的第二外表面實質上共面或對準。在此種實施例中，在制造及操作期間，介電襯墊結構106更可靠地對mems梳狀結構(101)的突起物104進行電保護及結構保護。
[0030]
此外，在一些實施例中，介電襯墊結構106的第一側壁部分106f及第二側壁部分106s可各自具有在第二方向y上測量的第一厚度t1，在整個第三方向z上進行測量的第一厚度t1實質上恒定。第三突起物104c可排列在第二突起物104b與第四突起物104d之間，且第四突起物104d可與介電襯墊結構106的連接部分106c分隔開。此外，在一些實施例中，介電襯墊結構106的連接部分106c具有頂表面，所述頂表面位于介電襯墊結構106的頂部部分106t的頂表面上方。在一些實施例中，由于自對準制造工藝的平坦化工藝，介電襯墊結構106的頂部部分106t的頂表面實質上為平面。此外，在一些實施例中，由于自對準制造工藝的平坦化工藝，介電襯墊結構106的連接部分106c的頂表面實質上也為平面。因此，在操作期間，介電襯墊結構106可充分覆蓋并保護mems梳狀結構(圖1所示的mems梳狀結構101)的突起物104。
[0031]
如圖3的剖視圖300中所示，在一些實施例中，介電襯墊結構106的頂部部分106t可包括最頂表面302，最頂表面302分別通過頂部部分106t的第一圓形表面304及頂部部分106t的第二圓形表面306而耦合到介電襯墊結構106的第一側壁部分106f的最外側壁308及介電襯墊結構106的第二側壁部分106s的最外側壁310。在一些實施例中，介電襯墊結構106的連接部分106c不包括圓形表面。在一些實施例中，相對于由第三方向z相對第二方向y而界定的一組軸線，第一圓形表面304及第二圓形表面306在剖視圖300中向下凹入。
[0032]
此外，在一些實施例中，介電襯墊結構106可包括在第二方向y上在第一側壁部分106f的最外側壁308與第二側壁部分106s的最外側壁310之間測量的第二距離d2。第二距離
d2可為第一側壁部分106f的最外側壁308與第二側壁部分106s的最外側壁310之間的最大距離。此外，在一些實施例中，介電襯墊結構106的頂部部分106t可包括第三距離d3，第三距離d3是在第二方向y上測量的頂部部分106t的最大距離。第三距離d3可在頂部部分106t的最外側壁之間以及在第二方向y上測量。在一些實施例中，第三距離d3約等于第二距離d2。此外，第三突起物104c被介電襯墊結構106完全地且連續地覆蓋。
[0033]
圖4示出mems梳狀結構的一些替代實施例的透視圖400，mems梳狀結構包括通過介電襯墊結構的連接部分而彼此耦合的至少兩個突起物。
[0034]
在一些實施例中，介電襯墊結構106的連接部分106c具有第一側壁表面402，第一側壁表面402與排列在第一突起物104a及第二突起物104b之上的介電襯墊結構106的其他部分實質上共面。第一方向x與介電襯墊結構106的連接部分106c的第一側壁表面402正交。
[0035]
圖5示出可與圖4所示橫截線bb’對應的mems梳狀結構的一些實施例的剖視圖500。
[0036]
如圖5的剖視圖500所示，mems梳狀結構的突起物104在第一方向x上從支撐層102的第一表面102f突起。第一方向x可與支撐層102的第一表面102f正交。因此，在一些實施例中，多個突起物104各自連續地連接到支撐層102。此外，在一些實施例中，第一距離d1可大于第二距離d2。
[0037]
圖6示出可與圖4所示橫截線cc’對應的mems梳狀結構的一些實施例的剖視圖600。
[0038]
如圖6的剖視圖600中所示，在一些實施例中，介電襯墊結構106的連接部分106c包括第一側壁表面402。在一些實施例中，第一方向x與連接部分106c的第一側壁表面402正交。在一些實施例中，mems梳狀結構(圖4所示的mems梳狀結構101)的第一突起物104a上的介電襯墊結構106包括第一側壁602，且支撐層102的第二突起物104b上的介電襯墊結構106包括第二側壁604。在一些實施例中，第一方向x可與第一突起物104a上的介電襯墊結構106的第一側壁602及第二突起物104b上的介電襯墊結構106的第二側壁604正交。在一些實施例中，連接部分106c的第一側壁表面402、第一突起物104a上的介電襯墊結構106的第一側壁602與第二突起物104b上的介電襯墊結構106的第二側壁604實質上共面。在其他實施例中，在圖6所示剖視圖600中，連接部分106c的第一側壁表面402可位于第一突起物104a上的介電襯墊結構106的第一側壁602及第二突起物104b上的介電襯墊結構106的第二側壁604上方或下方。
[0039]
圖7a到圖7c示出包括第一梳狀結構及第二梳狀結構的mems梳狀致動器的一些實施例的各種視圖(透視圖700a到剖視圖700c)，所述第一梳狀結構與第二梳狀結構在第一方向上遠離彼此移動及朝彼此移動。
[0040]
如圖7a的透視圖700a中所示，在mems梳狀致動器的一些實施例中，第一梳狀結構701被排列成在第一方向x上面對第二梳狀結構702。在此種實施例中，第一梳狀結構701的多個突起物104被配置成適配在第二梳狀結構702的多個突起物104之間。在操作期間，可對第一梳狀結構701和/或第二梳狀結構702施加電信號(例如，電壓、電流)，且第一梳狀結構701和/或第二梳狀結構702可響應于由電信號在第一梳狀結構701及第二梳狀結構702內產生的靜電力而移動。在一些實施例中，電信號(例如，電壓、電流)被施加到支撐層102，且因此被施加到突起物104。因此，在一些實施例中，電信號源及控制電路可耦合到第一梳狀結構701及第二梳狀結構702。
[0041]
此外，在一些實施例中，第一梳狀結構701及第二梳狀結構702可排列在支撐襯底
704之上。在一些實施例中，支撐襯底704可包括各種其他半導體裝置(例如晶體管)，且因此，支撐襯底704可為或可包括塊狀互補金屬氧化物半導體(complementary metal-oxide-semiconductor，cmos)襯底。在一些實施例中，第一梳狀結構701可被直接固定到支撐襯底704，而第二梳狀結構702可通過彈簧結構706耦合到支撐襯底704。在此種實施例中，當對第一梳狀結構701和/或第二梳狀結構702施加電信號時，第二梳狀結構702可通過彈簧結構706在第一方向x上朝第一梳狀結構701移動及遠離第一梳狀結構701移動。在其他實施例中，第一梳狀結構701也可通過附加的彈簧結構耦合到支撐襯底704，使得在操作期間第一梳狀結構701與第二梳狀結構702二者可朝彼此移動及遠離彼此移動。
[0042]
在一些實施例中，第一梳狀結構701包括介電襯墊結構106，介電襯墊結構106包括連接部分106c，從而呈現出與圖1和/或圖4中的mems梳狀結構101相似的特征。在一些實施例中，第二梳狀結構702包括了不包括連接部分106c的介電襯墊結構106，而在其他實施例(未示出)中，第二梳狀結構702也可包括介電襯墊結構106的連接部分106c。由于包括添加額外的介電層以及平坦化工藝的自對準制造工藝在第一梳狀結構701上形成介電襯墊結構106且在第二梳狀結構702上形成介電襯墊結構106，因此介電襯墊結構106完全地覆蓋第一梳狀結構701的突起物104及第二梳狀結構702的突起物104，以對第一梳狀結構701的突起物104及第二梳狀結構702的突起物104提供電保護及結構保護。
[0043]
圖7b示出可與圖7a所示橫截線cc’對應的mems梳狀致動器的一些實施例的剖視圖700b，其中第一梳狀結構701及第二梳狀結構702位于第一位置中。
[0044]
圖7c示出可與圖7a所示橫截線cc’對應的mems梳狀致動器的一些實施例的剖視圖700c，其中第一梳狀結構701及第二梳狀結構702位于第二位置中。
[0045]
因此，圖7b及圖7c示出在操作期間第一梳狀結構701及第二梳狀結構702的位置，其中當對第一梳狀結構701和/或第二梳狀結構702施加電信號(例如，電壓、電流)時，第一梳狀結構701與第二梳狀結構702在第一方向x上朝彼此移動及遠離彼此移動。
[0046]
如圖7b及圖7c中所示，第一梳狀結構701的多個突起物104及第二梳狀結構702的多個突起物104各自具有等于第二距離d2的最大距離，且第一梳狀結構701的多個突起物104及第二梳狀結構702的多個突起物104各自間隔開第一距離d1。當第一梳狀結構701及第二梳狀結構702分別在圖7a及圖7b所示第一位置與第二位置之間移動時，第一距離d1大于第二距離d2，以防止第一梳狀結構701的突起物104與第二梳狀結構702的突起物104之間的碰撞。在一些實施例中，第一梳狀結構701的第一距離d1可不同于第二梳狀結構702的第一距離d1，且第一梳狀結構701的第二距離d2可不同于第二梳狀結構702的第二距離d2。
[0047]
然而，第一梳狀結構701及第二梳狀結構702的介電襯墊結構106以及第一梳狀結構701及第二梳狀結構702的突起物104被設計成在mems梳狀致動器的操作期間避免第一梳狀結構701與第二梳狀結構702之間的碰撞。舉例來說，至少在圖13a及圖13b中形成介電襯墊結構106的方法包括在第一介電層(圖13b所示的第一介電層1002)之上形成第二介電層(圖13b所示的第二介電層1302)，以確保突起物104被介電襯墊結構106完全覆蓋。此外，至少在圖14a及圖14b中，形成介電襯墊結構106的方法包括平坦化工藝，以確保在突起物104上不存在過量的第一介電層和/或第二介電層。在平坦化工藝之后，第一介電層的上表面與第二介電層的上表面實質上共面或對準。在一些實施例中，舉例來說，當形成第一梳狀結構701的介電襯墊結構106時，過量的第一介電層和/或第二介電層(圖14b所示的第一介電層
1002、第二介電層1302)將導致第一梳狀結構701的介電襯墊結構106與第二梳狀結構702的介電襯墊結構106碰撞。由于在圖14a及圖14b中使用平坦化工藝代替刻蝕工藝，因此可防止移除過多的第一介電層和/或第二介電層(圖14b所示的第一介電層1002、第二介電層1302)。舉例來說，在一些實施例中，如果當形成第一梳狀結構701的介電襯墊結構106時第一介電層和/或第二介電層(圖14b所示的第一介電層1002、第二介電層1302)太薄，則第一梳狀結構701的介電襯墊結構106可能不會在第一梳狀結構701的多個突起物104之間提供充分的電隔離。
[0048]
圖8a到圖8c示出包括第一梳狀結構及第二梳狀結構的mems梳狀致動器的一些其他實施例的各種視圖(透視圖800a到剖視圖800c)，所述第一梳狀結構與第二梳狀結構在第三方向上遠離彼此移動及朝彼此移動。
[0049]
如圖8a的透視圖800a中所示，在一些實施例中，第一梳狀結構701與第二梳狀結構702被配置成根據電信號(例如，電壓、電流)在第三方向z上朝彼此移動及遠離彼此移動。在一些實施例中，第一機械支撐結構802耦合到第一梳狀結構701的支撐層102，且第二機械支撐結構804耦合到第二梳狀結構702的支撐層102。應理解，第一機械支撐結構802和/或第二機械支撐結構804可為或可包括與圖7a所示彈簧結構(彈簧結構706)類似的彈簧結構、與圖7a所示支撐襯底(支撐襯底704)類似的支撐襯底或一些其他結構。第一機械支撐結構802和/或第二機械支撐結構804被配置成在mems梳狀致動器的操作期間使第一梳狀結構701或第二梳狀結構702中的至少一者能夠沿第三方向z移動。
[0050]
圖8b示出可與圖8a所示橫截線aa’對應的mems梳狀致動器的一些實施例的剖視圖800b，其中第一梳狀結構701及第二梳狀結構702位于第一位置中。
[0051]
圖8c示出可與圖8a所示橫截線aa’對應的mems梳狀致動器的一些實施例的剖視圖800c，其中第一梳狀結構701及第二梳狀結構702位于第二位置中。
[0052]
如圖8b及圖8c中所示，由于第一距離d1大于第二距離d2，因此在第一梳狀結構701的突起物104不與第二梳狀結構702的突起物104碰撞的情況下，第一梳狀結構701及第二梳狀結構702可在第三方向z上在第一位置與第二位置之間移動。此外，在自對準制造工藝期間通過進行平坦化工藝以及添加額外的介電層來形成第一梳狀結構701的介電襯墊結構106及第二梳狀結構702的介電襯墊結構106，當在整個第三方向z上測量時，第一梳狀結構701的多個突起物104之間的第一距離d1可實質上恒定，且當在整個第三方向z上測量時，第二梳狀結構702的多個突起物104之間的第一距離d1可實質上恒定。此外，在自對準制造工藝期間通過進行平坦化工藝以及添加額外的介電層來形成第一梳狀結構701的介電襯墊結構106及第二梳狀結構702的介電襯墊結構106，第一梳狀結構701的介電襯墊結構106完全地覆蓋第一梳狀結構701的突起物104的外表面，且第二梳狀結構702的介電襯墊結構106完全地覆蓋第二梳狀結構702的突起物104的外表面。因此，包括平坦化工藝以及形成額外的介電層的自對準制造工藝確保第一梳狀結構701及第二梳狀結構702的介電襯墊結構106足夠厚，以在突起物104之間提供充分的電隔離，同時仍足夠薄，以防止在操作期間第一梳狀結構701與第二梳狀結構702之間的碰撞。
[0053]
圖9a到圖20示出使用自對準工藝形成mems梳狀致動器的mems梳狀結構的方法的一些實施例的各種視圖(透視圖900a到透視圖2000)。盡管圖9a到圖20是關于方法來闡述，然而應理解，圖9a到圖20中所公開的結構并不僅限于此種方法，而是可單獨作為獨立于所
述方法的結構。
[0054]
如圖9a的透視圖900a中所示，提供襯底902。在一些實施例中，襯底902可包括半導體本體(例如，硅、cmos塊、鍺、絕緣體上硅(silicon-on-insulator)等)。如圖9a中所示，通過例如光刻及移除(例如，濕式刻蝕、干式刻蝕等)工藝在襯底902中形成多個溝槽結構904。襯底902的多個突起物906在第二方向y上將多個溝槽結構904彼此隔開。在一些實施例中，襯底902還包括在第一方向x上遠離溝槽結構904延伸的支撐部分908。在一些實施例中，第一方向x實質上垂直于第二方向y。
[0055]
圖9b示出沿圖9a所示橫截線aa’的圖9a所示襯底902的一些實施例的剖視圖900b。
[0056]
如圖9b的剖視圖900b中所示，襯底902的多個溝槽結構904在第三方向z上從襯底902的最頂表面902t延伸到襯底902的最底表面902b。然而，在一些實施例中，溝槽結構904不完全地延伸穿過襯底902。在一些實施例中，襯底902的最頂表面902t與襯底902的最底表面902b可與實質上和第三方向z正交的平面共面，第三方向z垂直于第二方向y。此外，在一些實施例中，多個溝槽結構904可通過襯底902的多個突起物906在第二方向y上彼此間隔開。
[0057]
如圖10a的透視圖1000a中所示，可在襯底902之上形成第一介電層1002。舉例來說，在一些實施例中，第一介電層1002形成在襯底902的多個突起物906之上以及襯底902的多個溝槽結構904內，其中多個溝槽結構904可由襯底902的多個內表面界定。在一些實施例中，第一介電層1002包含介電材料，例如(舉例來說)氮化物(例如，氮化硅)或氧化物(例如，二氧化硅)。在一些其他實施例中，第一介電層1002包含例如氮氧化硅、碳化物(例如，碳化硅)、低介電常數氧化物(例如，摻雜碳的氧化物、sicoh)等。在一些實施例中，可通過熱氧化(thermal oxidation)和/或沉積工藝(例如，化學氣相沉積(chemical vapor deposition，cvd)、物理氣相沉積(physical vapor deposition，pvd)、等離子體增強型cvd(plasma enhanced cvd，pe-cvd)、原子層沉積(atomic layer deposition，ald)等)來形成第一介電層1002。
[0058]
圖10b示出可與圖10a所示橫截線aa’對應的一些實施例的剖視圖1000b。
[0059]
如圖10b的剖視圖1000b中所示，在一些實施例中，第一介電層1002可具有共形地覆蓋襯底902的突起物906及溝槽結構904的第一厚度t1。在一些實施例中，第一厚度t1介于舉例來說近似0.5微米與近似1微米之間的范圍內。應理解，第一厚度t1的其他值也處于本公開的范圍內。
[0060]
如圖11a的透視圖1100a中所示，在一些實施例中，在第一介電層1002之上形成半導體材料1102。在一些實施例中，舉例來說，第一介電層1002包含二氧化硅，且半導體材料1102包含多晶硅。在此種實施例中，可通過外延生長工藝(epitaxial growth process)形成半導體材料1102。因此，在一些實施例中，可在用于物理氣相沉積(pvd)或化學氣相沉積(cvd)工藝的腔室(chamber)中形成半導體材料1102。在一些其他實施例中，可在低壓cvd(low pressure cvd，lpcvd)腔室中形成半導體材料1102。應理解，半導體材料1102的其他材料及沉積工藝也處于本公開的范圍內。
[0061]
圖11b示出可與圖11a所示橫截線aa’對應的一些實施例的剖視圖1100b。
[0062]
如圖11b的剖視圖1100b中所示，半導體材料1102完全地填充襯底902的多個溝槽結構904。此外，在一些實施例中，半導體材料1102形成在襯底902的最頂表面902t之上。半
導體材料1102可通過第一介電層1002與襯底902隔開。
[0063]
如圖12a的透視圖1200a中所示，在一些實施例中，執行第一移除工藝以移除半導體材料1102的多個上部部分。在一些實施例中，可在第三方向z上執行第一移除工藝。舉例來說，在一些實施例中，第一移除工藝是或包括垂直刻蝕。此外，在一些實施例中，第一移除工藝移除半導體材料1102的多個部分，但不移除第一介電層1002。因此，在一些實施例中，在第一移除工藝之后第一介電層1002實質上保持不變。
[0064]
在一些實施例中，在第一移除工藝之后，形成mems梳狀結構101且mems梳狀結構101包括位于襯底902的支撐部分908上的支撐層102及在第一方向x上遠離支撐層102延伸的多個突起物104。mems梳狀結構101的多個突起物104通過襯底902的突起物906彼此間隔開。mems梳狀結構101的支撐層102及突起物104包含半導體材料1102。
[0065]
圖12b示出可與圖12a所示橫截線aa’對應的一些實施例的剖視圖1200b。
[0066]
如圖12b的剖視圖1200b中所示，在第一移除工藝之后，半導體材料1102的多個最頂表面1102t，或換句話說，mems梳狀結構(圖12a所示的mems梳狀結構101)的多個突起物104的多個最頂表面104t位于襯底902的最頂表面902t下方。此外，在第一移除工藝之后，第一介電層1002的多個部分不被半導體材料1102完全地覆蓋。
[0067]
如圖13a的透視圖1300a中所示，在一些實施例中，在mems梳狀結構101的半導體材料1102之上形成第二介電層1302。在一些實施例中，第二介電層1302也形成在第一介電層1002之上。在一些實施例中，第二介電層1302包含介電材料，例如(舉例來說)氮化物(例如，氮化硅)或氧化物(例如，二氧化硅)。在一些其他實施例中，第二介電層1302包含例如氮氧化硅、碳化物(例如，碳化硅)、低介電常數氧化物(例如，摻雜碳的氧化物、sicoh)等。因此，在一些實施例中，第二介電層1302包含與第一介電層1002相同的介電材料。在一些實施例中，可通過熱氧化和/或沉積工藝(例如，化學氣相沉積(cvd)、物理氣相沉積(pvd)、等離子體增強型cvd(pe-cvd)、原子層沉積(ald)等)來形成第一介電層1002。因此，在一些實施例中，使用與第一介電層1002相同的步驟來形成第二介電層1302。
[0068]
圖13b示出可與圖13a所示橫截線aa’對應的一些實施例的剖視圖1300b。
[0069]
如圖13b的剖視圖1300b中所示，在一些實施例中，第二介電層1302形成在mems梳狀結構(圖13a所示的mems梳狀結構101)的突起物104之上以及第一介電層1002之上。在其他實施例中，第二介電層1302可直接形成在mems梳狀結構(圖13a所示的mems梳狀結構101)的突起物104之上，而不直接形成在第一介電層1002之上。舉例來說，在此種實施例中，可通過熱氧化工藝形成第二介電層1302。然而，在一些實施例中，在形成第二介電層1302之后，mems梳狀結構(圖13a所示的mems梳狀結構101)的突起物104可被第一介電層1002及第二介電層1302完全地環繞。此外，在一些實施例中，第一介電層1002與第二介電層1302包含相同的材料，且因此，直接位于第一介電層1002與第二介電層1302之間的界面1304可能不可區分。在一些實施例中，在形成第二介電層1302之后，第二介電層1302具有位于襯底902的最頂表面902t上方的上表面。
[0070]
如圖14a的透視圖1400a中所示，執行平坦化工藝以將排列在襯底902的最頂表面902t之上的第一介電層1002和/或第二介電層1302的多個部分移除。在一些實施例中，平坦化工藝是或包括化學機械平坦化(cmp)工藝。應理解，其他平坦化工藝處于本公開的范圍內。在平坦化工藝之后，第二介電層1302與襯底902的最頂表面902t實質上為平面。在一些
實施例中，舉例來說，由于cmp工藝，第二介電層1302可能包括一些凹陷(dishing)和/或劃痕(scratching)。
[0071]
圖14b示出可與圖14a所示橫截線aa’對應的一些實施例的剖視圖1400b。
[0072]
如圖14b的剖視圖1400b中所示，平坦化工藝移除直接排列在襯底902的最頂表面902t之上的第二介電層1302的多個部分。此外，在一些實施例中，平坦化工藝移除直接排列在襯底902的最頂表面902t之上的第一介電層1002的多個部分。因此，在平坦化工藝之后，第一介電層1002具有與第二介電層1302的多個上表面及襯底902的最頂表面902t實質上共面或對準的多個上表面。
[0073]
通過在mems梳狀結構(圖14a所示的mems梳狀結構101)的突起物104之上形成第二介電層1302，保護mems梳狀結構(圖14a所示的mems梳狀結構101)的突起物104免受用于移除第一介電層1002的上部部分的平坦化工藝的影響。此外，通過執行平坦化工藝，第一介電層1002及第二介電層1302具有實質上為平面的上表面，從而改善后續處理步驟中的控制及可靠性，以在mems梳狀結構(圖14a所示的mems梳狀結構101)周圍形成實質上均勻的最終介電襯墊結構。因此，至少由于圖13b所示第二介電層1302的形成及圖14b所示的平坦化工藝，圖9a到圖20所示形成介電襯墊結構的方法是自對準制造工藝，這是因為圖13b所示第二介電層1302的形成及圖14b所示的平坦化工藝確保最終介電襯墊結構在mems梳狀結構(圖14a所示的mems梳狀結構101)的突起物104之上并不太薄且不太厚，以提供對突起物104的電隔離及結構保護。此外，在圖14b中，在平坦化工藝之后，第一介電層1002、第二介電層1302不在襯底902的最頂表面902t上方延伸，且因此在襯底902的溝槽結構(圖10b所示溝槽結構904)中自對準。
[0074]
如圖15a的透視圖1500a中所示，在一些實施例中，在mems梳狀結構101之上形成第三介電層1502。在此種實施例中，第三介電層1502形成在第一介電層1002及第二介電層1302之上。在一些實施例中，第三介電層1502包含介電材料，例如(舉例來說)氮化物(例如，氮化硅)或氧化物(例如，二氧化硅)。在一些其他實施例中，第三介電層1502包含例如氮氧化硅、碳化物(例如，碳化硅)、低介電常數氧化物(例如，摻雜碳的氧化物、sicoh)等。因此，在一些實施例中，第三介電層1502包含與第一介電層1002及第二介電層1302相同的介電材料。在一些實施例中，可通過熱氧化和/或沉積工藝(例如，化學氣相沉積(cvd)、物理氣相沉積(pvd)、等離子體增強型cvd(pe-cvd)、原子層沉積(ald)等)來形成第三介電層1502。因此，在一些實施例中，第一介電層1002、第二介電層1302及第三介電層1502使用相同的工藝形成。在其他實施例中，第一介電層1002、第二介電層1302和/或第三介電層1502可通過不同的工藝形成。舉例來說，在一些實施例中，第一介電層1002及第二介電層1302可通過熱氧化工藝形成，而第三介電層1502通過pe-cvd工藝形成。
[0075]
圖15b示出可與圖15a所示橫截線aa’對應的一些實施例的剖視圖1500b。
[0076]
在一些實施例中，第三介電層1502可覆蓋和/或填充由圖14b所示平坦化工藝在第一介電層1002和/或第二介電層1302上造成的所有或一些凹陷和/或劃痕。因此，在一些實施例中，圖15b中的第三介電層1502的上表面具有比在圖14b中的平坦化工藝之后且在圖15b所示第三介電層1502形成之前的第一介電層1002及第二介電層1302的上表面少的劃痕和/或少的凹陷。
[0077]
如圖15b的剖視圖1500b中所示，第三介電層1502形成在襯底902的最頂表面902t
之上。此外，在一些實施例中，第三介電層1502也形成在第一介電層1002及第二介電層1302之上。在一些實施例中，由于第一介電層1002與第二介電層1302實質上共面，因此在形成第三介電層1502之后，第三介電層1502可實質上為平面。因此，在一些實施例中，第三介電層1502可與實質上共面的第一介電層1002和第二介電層1302自對準，使得第三介電層1502實質上為平面。在其他實施例中，第三介電層1502可直接形成在襯底902的最頂表面902t之上，但不直接形成在第一介電層1002及第二介電層1302之上。此外，在一些實施例中，由于第一介電層1002、第二介電層1302及第三介電層1502包含相同的材料，因此直接位于第三介電層1502與第一介電層1002及第二介電層1302之間的界面1504可能不可區分。相似地，直接位于第一介電層1002與第二介電層1302之間的界面1304可能不可區分。
[0078]
如圖16a的透視圖1600a中所示，在一些實施例中，直接在mems梳狀結構101的一部分之上排列掩模結構1602。可使用光刻及移除(例如，刻蝕)工藝來形成掩模結構1602。在一些實施例中，掩模結構1602包含光刻膠材料或硬掩模材料。
[0079]
圖16b示出可與圖16a所示橫截線aa’對應的一些實施例的剖視圖1600b。
[0080]
如圖16b的剖視圖1600b中所示，在一些實施例中，掩模結構1602排列在mems梳狀結構(圖16a所示的mems梳狀結構101)的多個突起物104中的至少兩個突起物104之上。此外，掩模結構1602完全地、連續地且直接上覆在mems梳狀結構(圖16a所示的mems梳狀結構101)的多個突起物104中的所述至少兩個突起物104之上。
[0081]
如圖17a的透視圖1700a中所示，在一些實施例中，執行第二移除工藝以移除不直接位于掩模結構1602之下的第三介電層1502的多個部分。在一些實施例中，在第二移除工藝之后，第一介電層1002的部分及第二介電層1302的部分被暴露出，或換句話說，未被第三介電層1502覆蓋。在一些實施例中，第二移除工藝在第三方向z上進行。舉例來說，在一些實施例中，第二移除工藝是或包括垂直刻蝕。
[0082]
圖17b示出可與圖17a所示橫截線aa’對應的一些實施例的剖視圖1700b。
[0083]
如圖17b的剖視圖1700b中所示，在第二移除工藝之后，第三介電層1502的一部分直接保留在掩模結構1602與襯底902的最頂表面902t之間。在一些實施例中，在第一介電層1002或第二介電層1302處于被第二移除工藝移除的風險之前結束第二移除工藝。然而，在一些其他實施例中，由于第二移除工藝，第一介電層1002和/或第二介電層1302的一些上部部分被移除，這是因為第一介電層1002及第二介電層1302包含與第三介電層1502相同的材料。舉例來說，在此種其他實施例中，在第二移除工藝之后，第一介電層1002和/或第二介電層1302可包括圓形表面(例如，圖3所示的圓形表面304、圓形表面306)。然而，由于圖14a及圖14b中的平坦化工藝，第三介電層1502自對準到第一介電層1002及第二介電層1302，使得第三介電層1502實質上為平面且具有實質上恒定的厚度。因此，可更好地控制第二移除工藝來移除期望的第三介電層1502的部分，而不顯著移除第一介電層1002和/或第二介電層1302。換句話說，由于在第二移除工藝之前，第一介電層1002、第二介電層1302及第三介電層1502完全地且連續地覆蓋mems梳狀結構(圖17a所示的mems梳狀結構101)的突起物104，且在第二移除工藝之后，至少第一介電層1002及第二介電層1302仍充分地覆蓋并保護mems梳狀結構(圖17a所示的mems梳狀結構101)的突起物104。因此，第二移除工藝不暴露出mems梳狀結構(圖17a所示的mems梳狀結構101)的突起物104。
[0084]
如圖18a的透視圖1800a中所示，移除掩模結構(圖17a所示的掩模結構1602)。在一
些實施例中，通過濕式刻蝕或干式刻蝕移除掩模結構(圖17a所示的掩模結構1602)。在一些實施例中，通過移除掩模結構(圖17a所示的掩模結構1602)，mems梳狀結構101、第一介電層1002、第二介電層1302及第三介電層1502實質上保持不變。
[0085]
圖18b示出可與圖18a所示橫截線aa’對應的一些實施例的剖視圖1800b。
[0086]
如圖18b的剖視圖1800b中所示，在一些實施例中，在移除掩模結構(圖17b所示的掩模結構1602)之后，第三介電層1502對mems梳狀結構(圖18a所示的mems梳狀結構101)的多個突起物104中的至少兩個突起物104進行連接。
[0087]
如圖19a的透視圖1900a中所示，在一些實施例中，從第一介電層、第二介電層及第三介電層(圖18a所示的第一介電層1002、第二介電層1302、第三介電層1502)移除襯底(圖18a所示的襯底902)，從而形成排列在mems梳狀結構101之上的介電襯墊結構106。介電襯墊結構106包括第一介電層、第二介電層及第三介電層(圖18a所示的第一介電層1002、第二介電層1302、第三介電層1502)，并且完全地且連續地環繞mems梳狀結構101的突起物104。此外，介電襯墊結構106可包括連接部分106c，連接部分106c在將mems梳狀結構101的多個突起物104中的至少兩個突起物104彼此連續地耦合的同時在第一方向x上延伸。介電襯墊結構106的連接部分106c包括第三介電層(圖18a所示的第三介電層1502)。在一些其他實施例中，不需要連接部分106c，且因此，可省略圖16a及圖16b中的形成掩模結構(圖16a所示的掩模結構1602)的步驟。
[0088]
在一些實施例中，通過刻蝕工藝移除襯底(圖18a所示的襯底902)。在此種實施例中，刻蝕工藝可為濕式刻蝕或干式刻蝕。舉例來說，在一些實施例中，通過在第一方向x上的垂直刻蝕完全地移除襯底(圖18a所示的襯底902)。在其他實施例中，可通過在第三方向z上的垂直刻蝕局部地移除襯底(圖18a所示的襯底902)。在又一些其他實施例中，可通過濕式刻蝕完全地移除襯底(圖18a所示的襯底902)。然而，襯底(圖18a所示的襯底902)離型(release)，不再排列在mems梳狀結構101的突起物104之間。此外，在移除襯底(圖18a所示的襯底902)期間，mems梳狀結構101及介電襯墊結構106實質上保持不變。
[0089]
圖19b示出可與圖19a所示橫截線aa’對應的一些實施例的剖視圖1900b。
[0090]
如圖19b的剖視圖1900b中所示，介電襯墊結構106完全地且連續地覆蓋mems梳狀結構(圖19a所示的mems梳狀結構101)的突起物104的外表面。此外，介電襯墊結構106的連接部分106c連續地連接mems梳狀結構(圖19a所示的mems梳狀結構101)的多個突起物104中的至少兩個突起物104的上表面。
[0091]
如圖20的透視圖2000中所示，在一些實施例中，mems梳狀結構101可排列在支撐襯底704之上和/或固定到支撐襯底704，且可面對附加的mems梳狀結構2002，從而形成mems梳狀致動器。在一些實施例中，附加的mems梳狀結構2002包括與mems梳狀結構101相同或相似的結構。在一些實施例中，彈簧結構706將附加的mems梳狀結構2002耦合到支撐襯底704。此外，在一些實施例(未示出)中，mems梳狀結構101也可經由彈簧結構耦合到支撐襯底704。此外，在一些實施例中，電信號源及控制電路可耦合到mems梳狀結構101及附加的mems梳狀結構2002中的每一者。因此，根據電信號，mems梳狀結構101與附加的mems梳狀結構2002可響應于mems梳狀結構101的突起物104與附加的mems梳狀結構2002的突起物104之間的靜電力而在第一方向x上朝彼此移動或遠離彼此移動。應理解，圖20中所示的mems梳狀致動器的特征(例如，支撐襯底704、附加的mems梳狀結構2002、彈簧結構706等)的其他結構/設計也處
于本公開的范圍內。
[0092]
附加的mems梳狀結構2002的多個突起物104被配置成適配在mems梳狀結構101的多個突起物104之間。由于用于形成mems梳狀結構101以及在一些實施例中附加的mems梳狀結構2002的介電襯墊結構106的自對準工藝，附加的mems梳狀結構2002的突起物104與mems梳狀結構101的突起物104之間的碰撞得到防止。此外，由于自對準工藝，附加的mems梳狀結構2002的突起物104及mems梳狀結構101的突起物104被附加的mems梳狀結構2002的介電襯墊結構106及mems梳狀結構101的介電襯墊結構106完全地覆蓋，且因此，附加的mems梳狀結構2002的突起物104與mems梳狀結構101的突起物104之間的短缺得到防止。因此，如圖9a到圖19b中所述的包括具有通過自對準工藝形成的介電襯墊結構106的mems梳狀結構101的所得mems梳狀致動器更可靠。
[0093]
圖21示出形成mems梳狀致動器的梳狀結構的方法2100的一些實施例的流程圖。
[0094]
盡管方法2100在以下被示出并闡述為一系列動作或事件，然而應理解，此類動作或事件的所示出的次序不應被解釋為具有限制性意義。舉例來說，一些動作可以不同的次序進行和/或與除本文中所示出和/或闡述的動作或事件以外的其他動作或事件同時進行。另外，可能并不需要所有所示出的動作來實施本文中所作說明的一個或多個方面或實施例。此外，本文中所繪示的一個或多個動作可在一個或多個單獨的動作和/或階段中施行。
[0095]
在動作2102處，在襯底中形成多個溝槽結構。每一溝槽結構從襯底的最頂表面朝襯底的最底表面延伸。圖9a及圖9b分別示出與動作2102對應的一些實施例的透視圖900a及剖視圖900b。
[0096]
在動作2104處，在襯底的最頂表面之上形成第一介電層。第一介電層覆蓋襯底的多個內表面，襯底的多個內表面對多個溝槽結構的多個側壁進行界定。圖10a及圖10b分別示出與動作2104對應的一些實施例的透視圖1000a及剖視圖1000b。
[0097]
在動作2106處，在第一介電層之上形成半導體材料。圖11a及圖11b分別示出與動作2106對應的一些實施例的透視圖1100a及剖視圖1100b。
[0098]
在動作2108處，移除半導體材料的多個上部部分，使得半導體材料的多個上表面位于第一介電層的多個上表面下方。圖12a及圖12b分別示出與動作2108對應的一些實施例的透視圖1200a及剖視圖1200b。
[0099]
在動作2110處，在半導體材料之上形成第二介電層。圖13a及圖13b分別示出與動作2110對應的一些實施例的透視圖1300a及剖視圖1300b。
[0100]
在動作2112處，執行平坦化工藝以移除第一介電層的部分和/或第二介電層的部分，從而暴露出襯底的最頂表面。圖14a及圖14b分別示出與動作2112對應的一些實施例的透視圖1400a及剖視圖1400b。
[0101]
在動作2114處，在第二介電層和/或襯底的最頂表面之上形成第三介電層。圖15a及圖15b分別示出與動作2114對應的一些實施例的透視圖1500a及剖視圖1500b。
[0102]
在動作2116處，對第三介電層進行圖案化，以選擇性地從襯底的最頂表面移除第三介電層的部分。圖17a及圖17b示出與動作2116對應的一些實施例的透視圖1700a及剖視圖1700b。
[0103]
在動作2118處，移除環繞半導體材料的襯底的部分。圖19a示出與動作2118對應的一些實施例的透視圖1900a。
[0104]
因此，本公開涉及一種使用自對準工藝形成用于mems梳狀致動器的梳狀結構的方法，以形成均勻的介電襯墊結構，介電襯墊結構環繞梳狀結構的每一突起物，從而在制造期間成功地保護每一突起物，且在操作期間對每一突起物進行電絕緣。舉例來說，在自對準工藝期間至少通過執行平坦化工藝以及通過形成額外的介電層，使介電襯墊結構足夠薄以防止在操作期間與環繞另一梳狀結構的另一介電襯墊結構碰撞，且足夠厚以對梳狀結構的突起物提供充分的電隔離。
[0105]
因此，在一些實施例中，本公開涉及一種微機電系統(mems)梳狀致動器，所述mems梳狀致動器包括：梳狀結構，包括支撐層及多個突起物，所述支撐層包含第一材料，所述多個突起物包含所述第一材料且在第一方向上遠離所述支撐層的第一表面延伸，其中所述多個突起物沿第二方向分隔開，所述第二方向與所述支撐層的所述第一表面平行；以及介電襯墊結構，連續地且完全地覆蓋所述支撐層的所述第一表面及所述多個突起物的多個外表面，其中所述介電襯墊結構包括連接部分，所述連接部分連續地連接所述多個突起物中的至少兩個突起物的多個最頂表面。在實施例中，所述介電襯墊結構的所述連接部分具有為平面的最頂表面，且其中與所述第一方向及所述第二方向垂直的第三方向和所述連接部分的所述最頂表面正交。在實施例中，所述介電襯墊結構的所述連接部分與所述多個突起物中的至少一個突起物間隔開。在實施例中，所述梳狀結構還包括第四突起物，在所述第一方向上從所述支撐層的所述第一表面突起且在所述第二方向上與所述多個突起物間隔開，其中所述介電襯墊結構連續地且完全地覆蓋所述第四突起物的多個外表面，且其中所述多個突起物中的第三突起物最鄰近所述第四突起物，其中所述介電襯墊結構的第一部分完全地覆蓋所述第三突起物的第一側壁，其中所述介電襯墊結構的第二部分完全地覆蓋所述第四突起物的第二側壁，且其中所述第一部分的最外側壁與所述第二部分的最外側壁間隔開第一距離，其中所述第一距離是在所述第二方向上測量，且其中當在與所述第一方向及所述第二方向垂直的第三方向上測量時，所述第一距離大約恒定。在實施例中，所述介電襯墊結構的第三部分覆蓋所述第四突起物的第一側壁，其中所述介電襯墊結構的所述第三部分在所述第二方向上與所述介電襯墊結構的所述第二部分間隔開第二距離，其中所述第二距離是在所述第二部分的所述最外側壁與所述介電襯墊結構的所述第三部分的最外側壁之間測量，且其中所述第二距離小于所述第一距離。在實施例中，所述介電襯墊結構包含二氧化硅。
[0106]
在其他實施例中，本公開涉及一種微機電系統(mems)梳狀致動器，所述mems梳狀致動器包括：梳狀結構，包括支撐層以及第一突起物及第二突起物，所述支撐層包含半導體材料，所述第一突起物及第二突起物包含所述半導體材料，在第一方向上遠離所述支撐層延伸，且在與所述第一方向正交的第二方向上彼此隔開；以及介電襯墊結構，排列在所述梳狀結構之上且包括第一側壁部分及第二側壁部分，所述第一側壁部分完全地覆蓋所述第一突起物的第一側壁，所述第二側壁部分完全地覆蓋所述第一突起物的第二側壁，其中所述第一側壁部分及所述第二側壁部分分別具有在所述第二方向上測量的均勻的厚度，且其中環繞所述第一突起物的且在所述第二方向上測量的所述介電襯墊結構的最大距離是在背對所述第一突起物的所述第一側壁部分的外側壁與所述第二側壁部分的外側壁之間。在實施例中，所述梳狀結構還包括第三突起物，包含所述半導體材料且在所述第一方向上遠離所述支撐層延伸，其中所述第二突起物排列在所述第一突起物與所述第三突起物之間。所
述介電襯墊結構還包括連接部分，將所述第二突起物的最頂表面直接連接到所述第三突起物的最頂表面，其中第三方向與所述第二突起物的所述最頂表面及所述第三突起物的所述最頂表面正交，且其中所述第三方向與所述第一方向及所述第二方向垂直。在實施例中，所述連接部分完全地覆蓋所述第二突起物的所述最頂表面及所述第三突起物的所述最頂表面。在實施例中，所述介電襯墊結構還包括頂部部分，排列在所述第一突起物的最頂表面上，其中所述頂部部分將所述第一側壁部分耦合到所述介電襯墊結構的所述第二側壁部分，其中第三方向與所述第一突起物的所述最頂表面正交，其中所述第三方向與所述第一方向及所述第二方向垂直。在實施例中，第二距離等于在所述第二方向上測量的所述頂部部分的最大尺寸，且其中所述第二距離約等于所述最大距離。在實施例中，所述介電襯墊結構的所述頂部部分包括第一圓形表面，所述第一圓形表面將所述頂部部分的最頂表面耦合到所述第一側壁部分的所述外側壁，且其中所述介電襯墊結構的所述頂部部分還包括第二圓形表面，所述第二圓形表面將所述頂部部分的所述最頂表面耦合到所述第二側壁部分的所述外側壁。在實施例中，所述半導體材料包括多晶硅。
[0107]
在又一些其他實施例中，本公開涉及一種形成梳狀結構的方法，所述方法包括：在襯底中形成從所述襯底的最頂表面朝所述襯底的最底表面延伸的多個溝槽結構；在所述襯底的所述最頂表面之上形成第一介電層，其中所述第一介電層覆蓋所述多個溝槽結構的多個內表面，所述溝槽結構的所述多個內表面由所述襯底的多個內表面界定；在所述第一介電層之上形成半導體材料；移除所述半導體材料的多個上部部分，以在所述多個溝槽結構內形成包括多個突起物的梳狀結構；在所述梳狀結構之上形成第二介電層；執行平坦化工藝以移除所述第一介電層的部分和/或所述第二介電層的部分，從而暴露出所述襯底的所述最頂表面；在所述第二介電層之上和/或所述襯底的所述最頂表面之上形成第三介電層；對所述第三介電層進行圖案化，以從所述襯底的所述最頂表面移除所述第三介電層的多個部分；以及移除所述襯底的多個部分。在實施例中，對所述第三介電層進行圖案化包括：直接在所述多個突起物中的至少兩個突起物之上形成掩模結構；執行刻蝕工藝，以移除排列在所述襯底的所述最頂表面之上的所述第三介電層的多個部分，其中所述第三介電層的所述多個部分不被所述掩模結構覆蓋；以及移除所述掩模結構。在實施例中，在所述執行所述刻蝕工藝之后，不位于所述掩模結構正下方的所述第一介電層的最頂表面、所述第二介電層的最頂表面及所述第三介電層的最頂表面不在所述襯底的所述最頂表面上方延伸。在實施例中，所述形成所述第二介電層包括熱氧化工藝。在實施例中，所述形成所述第二介電層包括化學氣相沉積工藝。在實施例中，在移除所述半導體材料的所述多個上部部分之后，所述多個突起物的多個最頂表面位于所述襯底的所述最頂表面下方。在實施例中，所述第一介電層、所述第二介電層及所述第三介電層包含相同的材料。
[0108]
以上概述了若干實施例的特征，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員也應認識到，這些等效構造并不背離本公開的精神及范圍，而且他們可在不背離本公開的精神及范圍的條件下在本文中作出各種改變、代替及變更。
技術特征：
1.一種微機電系統梳狀致動器，包括：梳狀結構，包括：支撐層，包含第一材料，以及多個突起物，包含所述第一材料且在第一方向上遠離所述支撐層的第一表面延伸，其中所述多個突起物沿第二方向分隔開，所述第二方向與所述支撐層的所述第一表面平行；以及介電襯墊結構，連續地且完全地覆蓋所述支撐層的所述第一表面及所述多個突起物的多個外表面，其中所述介電襯墊結構包括連接部分，所述連接部分連續地連接所述多個突起物中的至少兩個突起物的多個最頂表面。2.根據權利要求1所述的微機電系統梳狀致動器，其中所述介電襯墊結構的所述連接部分具有為平面的最頂表面，且其中與所述第一方向及所述第二方向垂直的第三方向和所述連接部分的所述最頂表面正交。3.根據權利要求1所述的微機電系統梳狀致動器，其中所述介電襯墊結構的所述連接部分與所述多個突起物中的至少一個突起物間隔開。4.根據權利要求1所述的微機電系統梳狀致動器，其中所述梳狀結構還包括：第四突起物，在所述第一方向上從所述支撐層的所述第一表面突起且在所述第二方向上與所述多個突起物間隔開，其中所述介電襯墊結構連續地且完全地覆蓋所述第四突起物的多個外表面，且其中所述多個突起物中的第三突起物最鄰近所述第四突起物，其中所述介電襯墊結構的第一部分完全地覆蓋所述第三突起物的第一側壁，其中所述介電襯墊結構的第二部分完全地覆蓋所述第四突起物的第二側壁，且其中所述第一部分的最外側壁與所述第二部分的最外側壁間隔開第一距離，其中所述第一距離是在所述第二方向上測量，且其中當在與所述第一方向及所述第二方向垂直的第三方向上測量時，所述第一距離大約恒定。5.一種微機電系統梳狀致動器，包括：梳狀結構，包括：支撐層，包含半導體材料，以及第一突起物及第二突起物，包含所述半導體材料，在第一方向上遠離所述支撐層延伸，且在與所述第一方向正交的第二方向上彼此隔開；以及介電襯墊結構，排列在所述梳狀結構之上且包括：第一側壁部分，完全地覆蓋所述第一突起物的第一側壁，以及第二側壁部分，完全地覆蓋所述第一突起物的第二側壁，其中所述第一側壁部分及所述第二側壁部分分別具有在所述第二方向上測量的均勻的厚度，且其中環繞所述第一突起物的且在所述第二方向上測量的所述介電襯墊結構的最大距離是在背對所述第一突起物的所述第一側壁部分的外側壁與所述第二側壁部分的外側壁之間。6.根據權利要求5所述的微機電系統梳狀致動器，其中所述介電襯墊結構還包括：頂部部分，排列在所述第一突起物的最頂表面上，其中所述頂部部分將所述第一側壁部分耦合到所述介電襯墊結構的所述第二側壁部分，其中第三方向與所述第一突起物的所
述最頂表面正交，其中所述第三方向與所述第一方向及所述第二方向垂直。7.一種形成梳狀結構的方法，包括：在襯底中形成從所述襯底的最頂表面朝所述襯底的最底表面延伸的多個溝槽結構；在所述襯底的所述最頂表面之上形成第一介電層，其中所述第一介電層覆蓋所述多個溝槽結構的多個內表面，所述溝槽結構的所述多個內表面由所述襯底的多個內表面界定；在所述第一介電層之上形成半導體材料；移除所述半導體材料的多個上部部分，以在所述多個溝槽結構內形成包括多個突起物的所述梳狀結構；在所述梳狀結構之上形成第二介電層；執行平坦化工藝以移除所述第一介電層的部分和/或所述第二介電層的部分，從而暴露出所述襯底的所述最頂表面；在所述第二介電層之上和/或所述襯底的所述最頂表面之上形成第三介電層；對所述第三介電層進行圖案化，以從所述襯底的所述最頂表面移除所述第三介電層的多個部分；以及移除所述襯底的多個部分。8.根據權利要求7所述的方法，其中對所述第三介電層進行圖案化包括：直接在所述多個突起物中的至少兩個突起物之上形成掩模結構；執行刻蝕工藝，以移除排列在所述襯底的所述最頂表面之上的所述第三介電層的多個部分，其中所述第三介電層的所述多個部分不被所述掩模結構覆蓋；以及移除所述掩模結構。9.根據權利要求8所述的方法，其中在所述執行所述刻蝕工藝之后，不位于所述掩模結構正下方的所述第一介電層的最頂表面、所述第二介電層的最頂表面及所述第三介電層的最頂表面不在所述襯底的所述最頂表面上方延伸。10.根據權利要求7所述的方法，其中在移除所述半導體材料的所述多個上部部分之后，所述多個突起物的多個最頂表面位于所述襯底的所述最頂表面下方。
技術總結
在一些實施例中，本公開涉及一種包括梳狀結構的微機電系統(MEMS)梳狀致動器。所述梳狀結構包括：支撐層，具有第一材料；以及多個突起物，在第一方向上遠離支撐層的第一表面延伸。所述多個突起物也由第一材料制成。所述多個突起物沿與支撐層的第一表面平行的第二方向分隔開。所述微機電系統梳狀致動器還可包括介電襯墊結構，介電襯墊結構連續地且完全地覆蓋支撐層的第一表面及所述多個突起物的多個外表面。所述介電襯墊結構包括連續地連接所述多個突起物中的至少兩個突起物的最頂表面的連接部分。部分。部分。
