功耗控制方法和電路、芯片、電子設(shè)備及存儲(chǔ)介質(zhì)與流程
1.本技術(shù)涉及控制領(lǐng)域，尤其涉及一種功耗控制方法和電路、芯片和電子設(shè)備及存儲(chǔ)介質(zhì)。
背景技術(shù)：
2.芯片行業(yè)中所說(shuō)的ip（intellectual property，知識(shí)產(chǎn)權(quán)）一般也被稱之為ip核，是芯片中具有獨(dú)立功能的電路模塊。相關(guān)技術(shù)中，芯片中可包括多個(gè)ip模塊，每個(gè)ip模塊能夠?qū)崿F(xiàn)各自的功能。通常，ip模塊包括組合邏輯電路和時(shí)序邏輯電路，并基于組合邏輯電路和時(shí)序邏輯電路實(shí)現(xiàn)ip模塊的功能。可以理解，ip模塊的功耗的減少會(huì)使芯片功耗減少，從而節(jié)省芯片能量，延長(zhǎng)生命周期。由此可見，如何兼顧ip模塊的低功耗工作狀態(tài)和ip模塊的正常工作狀態(tài)成為了亟待解決的技術(shù)問(wèn)題。
技術(shù)實(shí)現(xiàn)要素：
3.本技術(shù)提供了一種功耗控制方法和電路、芯片和電子設(shè)備及存儲(chǔ)介質(zhì)，以至少解決現(xiàn)有技術(shù)中存在的以上技術(shù)問(wèn)題。
4.根據(jù)本技術(shù)的第一方面，提供了一種功耗控制方法，所述方法包括：獲得第一目標(biāo)電路的控制信號(hào)；基于控制信號(hào)，對(duì)所述第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；其中，在所述目標(biāo)輸入信號(hào)用于使所述第一目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。
5.根據(jù)本技術(shù)的第二方面，提供了一種功耗控制電路，包括：控制電路，用于獲得控制信號(hào)，基于控制信號(hào)，對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；第一目標(biāo)電路，與所述控制電路連接，用于在所述目標(biāo)輸入信號(hào)的作用下，所述第一目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。
6.根據(jù)本技術(shù)的第三方面，提供了一種芯片，包括前述的功耗控制電路。
7.根據(jù)本技術(shù)的第四方面，提供了一種電子設(shè)備，包括：至少一個(gè)處理器；以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有可被所述至少一個(gè)處理器執(zhí)行的指令，所述指令被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器能夠執(zhí)行本技術(shù)所述的方法。
8.根據(jù)本技術(shù)的第五方面，提供了一種存儲(chǔ)有計(jì)算機(jī)指令的非瞬時(shí)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)指令用于使所述計(jì)算機(jī)執(zhí)行本技術(shù)所述的方法。
9.本技術(shù)技術(shù)方案，至少為ip模塊的低功耗工作狀態(tài)和正常工作狀態(tài)的兼顧提供了一種技術(shù)支持。
10.應(yīng)當(dāng)理解，本部分所描述的內(nèi)容并非旨在標(biāo)識(shí)本技術(shù)的實(shí)施例的關(guān)鍵或重要特征，也不用于限制本技術(shù)的范圍。本技術(shù)的其它特征將通過(guò)以下的說(shuō)明書而變得容易理解。
附圖說(shuō)明
11.通過(guò)參考附圖閱讀下文的詳細(xì)描述，本技術(shù)示例性實(shí)施方式的上述以及其他目的、特征和優(yōu)點(diǎn)將變得易于理解。在附圖中，以示例性而非限制性的方式示出了本技術(shù)的若干實(shí)施方式，其中：在附圖中，相同或?qū)?yīng)的標(biāo)號(hào)表示相同或?qū)?yīng)的部分。
12.圖1示出了本技術(shù)實(shí)施例中功耗控制方法的實(shí)現(xiàn)流程示意圖一；圖2示出了本技術(shù)實(shí)施例中功耗控制方法的實(shí)現(xiàn)流程示意圖二；圖3示出了本技術(shù)實(shí)施例中設(shè)置有功耗監(jiān)測(cè)電路的ip模塊的電路結(jié)構(gòu)示意圖；圖4示出了本技術(shù)實(shí)施例中設(shè)置有set模塊的ip模塊的電路結(jié)構(gòu)示意圖；圖5示出了本技術(shù)實(shí)施例中第一目標(biāo)電路和第二目標(biāo)電路的連接示意圖；圖6示出了本技術(shù)實(shí)施例中功耗控制電路的組成結(jié)構(gòu)示意圖；圖7示出了本技術(shù)實(shí)施例中電子設(shè)備的組成結(jié)構(gòu)示意圖。
具體實(shí)施方式
13.為使本技術(shù)的目的、特征、優(yōu)點(diǎn)能夠更加的明顯和易懂，下面將結(jié)合本技術(shù)實(shí)施例中的附圖，對(duì)本技術(shù)實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本技術(shù)一部分實(shí)施例，而非全部實(shí)施例。基于本技術(shù)中的實(shí)施例，本領(lǐng)域技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本技術(shù)保護(hù)的范圍。
14.為了使本技術(shù)的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本技術(shù)作進(jìn)一步地詳細(xì)描述，所描述的實(shí)施例不應(yīng)視為對(duì)本技術(shù)的限制，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本技術(shù)保護(hù)的范圍。
15.在以下的描述中，涉及到“一些實(shí)施例”，其描述了所有可能實(shí)施例的子集，但是可以理解,
?“
一些實(shí)施例”可以是所有可能實(shí)施例的相同子集或不同子集，并且可以在不沖突的情況下相互結(jié)合。
16.在以下的描述中，所涉及的術(shù)語(yǔ)“第一\第二”僅僅是區(qū)別類似的對(duì)象，不代表針對(duì)對(duì)象的特定排序，可以理解地，“第一\第二”在允許的情況下可以互換特定的順序或先后次序，以使這里描述的本技術(shù)實(shí)施例能夠以除了在這里圖示或描述的以外的順序?qū)嵤?br/>17.除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語(yǔ)與屬于本技術(shù)的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中所使用的術(shù)語(yǔ)只是為了描述本技術(shù)實(shí)施例的目的，不是旨在限制本技術(shù)。
18.應(yīng)理解，在本技術(shù)的各種實(shí)施例中，各實(shí)施過(guò)程的序號(hào)的大小并不意味著執(zhí)行順序的先后，各過(guò)程的執(zhí)行順序應(yīng)以其功能和內(nèi)在邏輯確定，而不應(yīng)對(duì)本技術(shù)實(shí)施例的實(shí)施
過(guò)程構(gòu)成任何限定。
19.對(duì)本技術(shù)實(shí)施例進(jìn)行進(jìn)一步詳細(xì)說(shuō)明之前，對(duì)本技術(shù)實(shí)施例中涉及的名詞和術(shù)語(yǔ)進(jìn)行說(shuō)明，本技術(shù)實(shí)施例中涉及的名詞和術(shù)語(yǔ)適用于如下的解釋。
20.在芯片行業(yè)內(nèi)，在芯片設(shè)計(jì)階段，可將芯片的每個(gè)ip模塊進(jìn)行獨(dú)立設(shè)計(jì)，如此，便可方便單獨(dú)維護(hù)，一個(gè)ip模塊出現(xiàn)故障不影響其他ip模塊的正常使用。本技術(shù)中，芯片中的核心和非核心功能模塊均可作為ip模塊使用。其中，芯片的核心模塊包括但不限定于：中央處理器（cpu）、數(shù)字信號(hào)處理器（dsp）、可編程邏輯設(shè)計(jì)陣列（fpga）等。芯片的非核心模塊是為實(shí)現(xiàn)芯片的功能而為核心模塊提供輔助功能的模塊，如對(duì)以上核心模塊的狀態(tài)是否正常進(jìn)行監(jiān)測(cè)的模塊、報(bào)警模塊、音視頻輸出模塊等。
21.如果沒(méi)有特殊說(shuō)明，本技術(shù)中第一目標(biāo)電路、第二目標(biāo)電路均可為芯片中的任意ip模塊。以芯片為片上系統(tǒng)（soc）為例，第一目標(biāo)電路、第二目標(biāo)電路可以指的是soc芯片中的核心模塊，也可以指的是soc芯片中的非核心模塊。本技術(shù)中，芯片可以是模擬芯片或數(shù)字芯片，第一目標(biāo)電路、第二目標(biāo)電路可以是數(shù)字電路，也可以是模擬電路。此外，本技術(shù)中，第一目標(biāo)電路、第二目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路的數(shù)量通常均可以為一個(gè)，還可以為多個(gè)，根據(jù)實(shí)際情況而定。
22.通常情況下，ip模塊包括組合邏輯電路和時(shí)序邏輯電路，基于組合邏輯電路和時(shí)序邏輯電路的正常工作實(shí)現(xiàn)ip模塊的正常功能。在一些特殊情況下，ip模塊可以僅包括組合邏輯電路、或僅包括時(shí)序邏輯電路。本技術(shù)中主要以ip模塊通常包括組合邏輯電路和時(shí)序邏輯電路的情況進(jìn)行說(shuō)明，僅包括組合邏輯電路的情形可在本技術(shù)的覆蓋范圍內(nèi)。
23.1）組合邏輯電路在芯片行業(yè)中，組合邏輯電路在邏輯功能上的特點(diǎn)是：電路在任意時(shí)刻的輸出僅僅取決于電路在該時(shí)刻的輸入，而與電路的原來(lái)狀態(tài)無(wú)關(guān)。
24.2）時(shí)序邏輯電路芯片行業(yè)中，時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是：電路在任意時(shí)刻的輸出不僅取決于電路在該時(shí)刻的輸入信號(hào)，而且還取決于電路的原來(lái)狀態(tài)，或者還與電路之前的輸入信號(hào)有關(guān)。
25.在實(shí)際應(yīng)用中，時(shí)序邏輯電路具有時(shí)鐘信號(hào)的輸入端，電路在時(shí)鐘信號(hào)的上升沿或下降沿到來(lái)時(shí)經(jīng)過(guò)對(duì)某一時(shí)刻電路的輸入信號(hào)和之前的輸入信號(hào)進(jìn)行運(yùn)算產(chǎn)生輸出信號(hào)并輸出。與時(shí)序邏輯電路相比，組合邏輯電路不具有時(shí)鐘信號(hào)的輸入端，即無(wú)需時(shí)鐘信號(hào)，僅需要對(duì)某個(gè)時(shí)刻的輸入信號(hào)進(jìn)行運(yùn)算并輸出運(yùn)算結(jié)果即可。數(shù)字電路和/或模擬電路設(shè)計(jì)中的加法器、選擇器、乘法器等均可作為組合邏輯電路使用。
26.下面對(duì)本技術(shù)中的組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)進(jìn)行說(shuō)明。
27.本技術(shù)中，組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)包括兩種，一種是組合邏輯電路和時(shí)序邏輯電路均正常工作的狀態(tài)。相對(duì)于正常工作的狀態(tài)而言，另一種電路狀態(tài)可以指的是組合邏輯電路和時(shí)序邏輯電路處于不正常工作的狀態(tài)。
28.這里，需要說(shuō)明的是，本技術(shù)中的不正常工作的狀態(tài)并非是由于組合邏輯電路和時(shí)序邏輯電路發(fā)生故障或異常而無(wú)法正常工作的狀態(tài)，而指的是將組合邏輯電路和時(shí)序邏輯電路的輸出保持在某個(gè)值的狀態(tài)。與正常工作的狀態(tài)下，邏輯電路和時(shí)序邏輯電路的輸出需要進(jìn)行信號(hào)翻轉(zhuǎn)不同，在組合邏輯電路和時(shí)序邏輯電路的輸出保持在某個(gè)值的狀態(tài)
時(shí)，邏輯電路和時(shí)序邏輯電路的輸出不再進(jìn)行信號(hào)的翻轉(zhuǎn)。在實(shí)際應(yīng)用中，會(huì)在不使用某個(gè)ip模塊時(shí)，或者暫時(shí)不想使用但后續(xù)可能會(huì)使用時(shí)，將組合邏輯電路和時(shí)序邏輯電路的輸出保持在某個(gè)值，而不是輸出隨著輸入信號(hào)的變化發(fā)生變化。為方便說(shuō)明，本技術(shù)中將組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)視為包括正常工作狀態(tài)和保持狀態(tài)這兩種。
29.可以理解，在組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)為正常工作狀態(tài)的情況下，輸出隨著輸入信號(hào)的變化發(fā)生變化，發(fā)生信號(hào)翻轉(zhuǎn)。在電路狀態(tài)為保持狀態(tài)的情況下，輸出不再隨著輸入信號(hào)的變化發(fā)生變化，不發(fā)生信號(hào)翻轉(zhuǎn)。在實(shí)際應(yīng)用中，與輸出不隨著輸入信號(hào)的發(fā)生而變化的情形相比，輸出隨著輸入信號(hào)的變化發(fā)生變化情形為電路帶來(lái)的功率耗費(fèi)更大。即，電路狀態(tài)為正常工作狀態(tài)產(chǎn)生的功率耗費(fèi)通常大于電路狀態(tài)為保持狀態(tài)時(shí)產(chǎn)生的功率耗費(fèi)，由此可見，針對(duì)組合邏輯電路和時(shí)序邏輯電路的兩種電路狀態(tài)，保持狀態(tài)下產(chǎn)生的功耗小于正常工作狀態(tài)下產(chǎn)生的功耗。
30.本技術(shù)中，將正常工作狀態(tài)作為第一電路狀態(tài)來(lái)使用，將保持狀態(tài)作為第二電路狀態(tài)來(lái)使用。本技術(shù)中的組合邏輯電路和時(shí)序邏輯電路這兩種電路狀態(tài)的設(shè)計(jì)，可為ip模塊的低功耗工作狀態(tài)和正常工作狀態(tài)的兼顧提供了一定保障。
31.下面對(duì)本技術(shù)的功耗控制方法和功耗控制電路的方案做詳細(xì)說(shuō)明。
32.本技術(shù)實(shí)施例的功耗控制方法，應(yīng)用于ip模塊中。圖1為本技術(shù)實(shí)施例功耗控制方法的實(shí)現(xiàn)流程示意圖一。如圖1所示，所述方法包括：s101：獲得第一目標(biāo)電路的控制信號(hào)。
33.本步驟中，第一目標(biāo)電路為芯片中的任意一個(gè)ip模塊。控制信號(hào)是為該任一ip模塊設(shè)計(jì)的用于對(duì)該任一ip模塊的輸入信號(hào)進(jìn)行控制的信號(hào)。在實(shí)施時(shí)，可通過(guò)接收或檢測(cè)為該任一ip模塊設(shè)計(jì)的控制信號(hào)而獲得第一目標(biāo)電路的控制信號(hào)。
34.s102：基于控制信號(hào)，對(duì)所述第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；其中，所述目標(biāo)輸入信號(hào)用于使所述第一目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。
35.本步驟中，采用控制信號(hào)，對(duì)芯片中的任一ip模塊的輸入信號(hào)進(jìn)行控制，得到任一ip模塊的目標(biāo)輸入信號(hào)。在本技術(shù)實(shí)施例中，目標(biāo)輸入信號(hào)可驅(qū)動(dòng)組合邏輯電路和時(shí)序邏輯電路均處于何種電路狀態(tài)。組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)可決定任一ip模塊處于兩種功耗狀態(tài)下的何種功耗狀態(tài)。
36.由于ip模塊包括組合邏輯電路和時(shí)序邏輯電路，如果組合邏輯電路和時(shí)序邏輯電路為正常工作狀態(tài)，兩種電路的功率耗費(fèi)正常，則ip模塊的功率耗費(fèi)為正常消耗。如果組合邏輯電路和時(shí)序邏輯電路為保持狀態(tài)，與正常的功率耗費(fèi)相比，兩種電路的功率耗費(fèi)減少，則ip模塊的功率耗費(fèi)也會(huì)減少。基于此，ip模塊具有兩種功耗狀態(tài)：正常功耗狀態(tài)（第一功耗狀態(tài)）和低功耗狀態(tài)（第二功耗狀態(tài)）。
37.從前面的描述可看出，ip模塊處于何種功耗狀態(tài)是由組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)而決定的。即，第一目標(biāo)電路在組合邏輯電路和時(shí)序邏輯電路均為第一電路狀態(tài)的情況下處于第一功耗狀態(tài)；第一目標(biāo)電路在組合邏輯電路和時(shí)序邏輯電路均為第二電路狀態(tài)的情況下處于第二功耗狀態(tài)；其中，組合邏輯電路、時(shí)序邏輯電路在第二電路狀態(tài)
下產(chǎn)生的功耗小于在第一電路狀態(tài)下產(chǎn)生的功耗。通俗來(lái)講，如果組合邏輯電路和時(shí)序邏輯電路均為正常工作狀態(tài)，則ip模塊處于正常功耗狀態(tài)。如果組合邏輯電路和時(shí)序邏輯電路均為保持狀態(tài)，則ip模塊處于低功耗狀態(tài)。ip模塊中組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)為ip模塊的功耗狀態(tài)提供了保障，即，為ip模塊的低功耗工作狀態(tài)和正常工作狀態(tài)的兼顧提供了保障。
38.s101~s102中，基于ip模塊的控制信號(hào)，對(duì)ip模塊的輸入信號(hào)進(jìn)行控制以得到目標(biāo)輸入信號(hào)。該目標(biāo)輸入信號(hào)用于使ip模塊中的組合邏輯電路和時(shí)序邏輯電路均處于與目標(biāo)輸入信號(hào)匹配的電路狀態(tài)。組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)可使ip模塊處于正常功耗狀態(tài)和低功耗狀態(tài)中的何種功耗狀態(tài)。其中，ip模塊的低功率消耗可視為是ip模塊在低功耗工作狀態(tài)下耗費(fèi)的功率，ip模塊的正常功率消耗可視為是ip模塊在正常工作狀態(tài)下耗費(fèi)的功率，由此可見，本方案實(shí)現(xiàn)了ip模塊的低功耗工作狀態(tài)和正常工作狀態(tài)的兼顧，為ip模塊的低功耗工作狀態(tài)和正常工作狀態(tài)的兼顧提供了一種技術(shù)支持。
39.此外，在前述方案中，用于決定兩種邏輯電路的電路狀態(tài)的目標(biāo)輸入信號(hào)是通過(guò)采用控制信號(hào)對(duì)ip模塊的輸入信號(hào)進(jìn)行控制而得到的。可以理解，ip模塊的輸入信號(hào)位于ip模塊的輸入端，對(duì)ip模塊的輸入信號(hào)進(jìn)行控制相當(dāng)于對(duì)ip模塊的輸入端進(jìn)行控制。前述方案，可視為一種基于對(duì)ip模塊的輸入端進(jìn)行控制而實(shí)現(xiàn)的對(duì)ip模塊的低功耗工作狀態(tài)和正常工作狀態(tài)的兼顧。這種從ip的輸入端進(jìn)行控制以實(shí)現(xiàn)兩種功耗狀態(tài)的兼顧，相當(dāng)于從ip模塊的源頭入手實(shí)現(xiàn)的ip模塊的兩種功耗狀態(tài)的兼顧，可有效實(shí)現(xiàn)兩種功耗狀態(tài)的兼顧。使得ip模塊的后續(xù)輸入不再向本ip模塊內(nèi)部傳輸、以及本ip模塊的輸出不再向與其連接的后續(xù)ip模塊傳輸，實(shí)現(xiàn)了本ip模塊和后續(xù)ip模塊各自的兩種功耗狀態(tài)的兼顧。
40.下面對(duì)控制信號(hào)的兩種信號(hào)形式進(jìn)行說(shuō)明。
41.在一些實(shí)施例中，控制信號(hào)為第一目標(biāo)電路中時(shí)序邏輯電路的時(shí)鐘信號(hào)（clk信號(hào)）。可以理解，時(shí)序邏輯電路在clk信號(hào)的下降沿或上升沿到來(lái)時(shí)會(huì)發(fā)生輸出信號(hào)的變化。其中，clk信號(hào)的下降沿或上升沿是clk信號(hào)發(fā)生從0到1或從1到0的信號(hào)變化時(shí)到來(lái)。在芯片設(shè)計(jì)如soc芯片設(shè)計(jì)中，clk信號(hào)的這種變化被稱之為clk信號(hào)的toggle（切換或轉(zhuǎn)變）。在實(shí)施時(shí)，監(jiān)測(cè)clk信號(hào)是否發(fā)生toggle。基于對(duì)clk信號(hào)是否發(fā)生toggle的結(jié)果，實(shí)現(xiàn)對(duì)ip模塊的輸入信號(hào)的兩種不同控制，以得到在不同種控制下的不同目標(biāo)輸入信號(hào)。不同的目標(biāo)輸入信號(hào)決定ip模塊中的組合邏輯電路和時(shí)序邏輯電路的不同電路狀態(tài)，兩種邏輯電路的不同電路狀態(tài)決定ip模塊的兩種功耗狀態(tài)，由此實(shí)現(xiàn)了對(duì)ip模塊的兩種功耗狀態(tài)的兼顧。
42.其中，監(jiān)測(cè)到clk信號(hào)發(fā)生toggle的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第一種控制，以得到該種控制下的目標(biāo)輸入信號(hào)。監(jiān)測(cè)到clk信號(hào)未發(fā)生toggle的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制，以得到該種控制下的目標(biāo)輸入信號(hào)。或者，在監(jiān)測(cè)clk信號(hào)未發(fā)生toggle且clk信號(hào)持續(xù)未發(fā)生toggle的時(shí)長(zhǎng)大于或等于預(yù)設(shè)時(shí)長(zhǎng)如20ns時(shí)，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制。這種基于clk信號(hào)是否發(fā)生toggle的情況，采用對(duì)ip模塊的輸入信號(hào)的不同種控制方案，在工程上易行，可行性高。
43.本技術(shù)中，預(yù)先設(shè)置第一條件。其中，第一條件包括以下其中之一：clk信號(hào)未發(fā)生toggle、clk信號(hào)未發(fā)生toggle且持續(xù)未發(fā)生toggle時(shí)長(zhǎng)大于或等于預(yù)設(shè)時(shí)長(zhǎng)。監(jiān)測(cè)到clk信號(hào)未發(fā)生toggle，或者clk信號(hào)未發(fā)生toggle且持續(xù)未發(fā)生toggle時(shí)長(zhǎng)大于或等于預(yù)設(shè)時(shí)長(zhǎng)，則認(rèn)為時(shí)序邏輯電路的時(shí)鐘信號(hào)滿足第一條件。參見前述方案可知，在時(shí)序邏輯電路
的時(shí)鐘信號(hào)不滿足第一條件如clk信號(hào)發(fā)生toggle的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第一種控制。在時(shí)序邏輯電路的時(shí)鐘信號(hào)滿足第一條件的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制。
44.在一些實(shí)施例中、控制信號(hào)為來(lái)源于第一目標(biāo)電路外部的信號(hào)，為第一目標(biāo)電路的外部信號(hào)。該外部信號(hào)可以是芯片中位于第一目標(biāo)電路外部的復(fù)位信號(hào)（reset信號(hào)）或是特意設(shè)置的信號(hào)。
45.在實(shí)施時(shí)，可基于外部信號(hào)的屬性實(shí)現(xiàn)對(duì)對(duì)ip模塊的輸入信號(hào)的兩種不同控制。其中，外部信號(hào)的屬性可以是外部信號(hào)的取值。示例性地，外部信號(hào)可以取值為1，也可以取值為0。在外部信號(hào)的屬性為第一預(yù)設(shè)值如為0的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第一種控制。在外部信號(hào)的屬性為第二預(yù)設(shè)值如為1的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制。這種基于外部信號(hào)的屬性的不同，采用對(duì)ip模塊的輸入信號(hào)的不同種控制方案，在工程上易行，可行性高。
46.本技術(shù)中，預(yù)先設(shè)置第二條件。其中，第二條件包括以下其中之一：reset信號(hào)的屬性為第二預(yù)設(shè)值、特意設(shè)置的外部信號(hào)的屬性為第二預(yù)設(shè)值。在外部信號(hào)不滿足第二條件如外部信號(hào)的屬性為第一預(yù)設(shè)值的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第一種控制。在外部信號(hào)滿足第二條件如外部信號(hào)的屬性為第二預(yù)設(shè)值的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制。
47.前述方案用于說(shuō)明控制信號(hào)為ip模塊的外部信號(hào)、或者為ip模塊中時(shí)序邏輯電路的時(shí)鐘信號(hào)這兩種信號(hào)形式。針對(duì)控制信號(hào)的這兩種信號(hào)形式，本技術(shù)中，可在時(shí)序邏輯電路的時(shí)鐘信號(hào)滿足第一條件、或者ip模塊（第一目標(biāo)電路）的外部信號(hào)滿足第二條件時(shí)，確定ip模塊的控制信號(hào)滿足控制條件。其中，控制條件可以是與第一條件相同的條件，也可以是與第二條件相同的條件，還可以是同時(shí)與第一和第二條件相同的條件。基于此，本技術(shù)中，在ip模塊的控制信號(hào)不滿足控制條件的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第一種控制。在ip模塊的控制信號(hào)滿足控制條件的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制。
48.其中，在ip模塊的控制信號(hào)不滿足控制條件的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第一種控制的方案可以是：在clk信號(hào)發(fā)生toggle、或者ip模塊的外部信號(hào)屬性為第一預(yù)設(shè)值如為0的情況下，控制ip模塊的輸入信號(hào)在ip模塊的輸入端中透?jìng)鳎瑢p模塊的輸入信號(hào)作為目標(biāo)輸入信號(hào)。在這種控制下，相當(dāng)于目標(biāo)輸入信號(hào)和ip模塊的輸入信號(hào)為相同的信號(hào)。即，目標(biāo)輸入信號(hào)在控制信號(hào)不滿足控制條件的情況下是與第一目標(biāo)電路的輸入信號(hào)相同的信號(hào)。
49.其中，在ip模塊的控制信號(hào)滿足控制條件的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行第二種控制的方案可以是：在clk信號(hào)未發(fā)生toggle、clk信號(hào)未發(fā)生toggle且持續(xù)未發(fā)生toggle時(shí)長(zhǎng)大于或等于預(yù)設(shè)時(shí)長(zhǎng)、或者ip模塊的外部信號(hào)屬性為第二預(yù)設(shè)值如為1的情況下，對(duì)ip模塊的輸入信號(hào)進(jìn)行重新賦值，如將輸入信號(hào)重新賦值為1或0，將重新賦值后的信號(hào)作為目標(biāo)輸入信號(hào)。在這種情況下，目標(biāo)輸入信號(hào)在控制信號(hào)滿足控制條件的情況下為對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行重新賦值的信號(hào)。
50.前述的基于控制信號(hào)是否滿足控制條件的結(jié)果，實(shí)現(xiàn)的對(duì)ip模塊的輸入信號(hào)的不同種控制。可視為一種基于對(duì)ip模塊的輸入端進(jìn)行控制而實(shí)現(xiàn)的對(duì)ip模塊的低功耗工作狀
態(tài)和正常工作狀態(tài)的兼顧。這種從ip模塊的源頭入手實(shí)現(xiàn)的ip模塊的兩種功耗狀態(tài)的控制，可有效實(shí)現(xiàn)兩種功耗狀態(tài)的兼顧。
51.通俗來(lái)講，通常情況下，第一目標(biāo)電路的輸入信號(hào)為來(lái)自于第一目標(biāo)電路外部的、向第一目標(biāo)電路輸入的信號(hào)。第一目標(biāo)電路的目標(biāo)輸入信號(hào)是采用控制信號(hào)對(duì)外部向第一目標(biāo)電路輸入的信號(hào)進(jìn)行兩種控制中的至少一種而得到的向第一目標(biāo)電路輸入的最終輸入信號(hào)。該最終輸入信號(hào)決定著第一目標(biāo)電路中組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)。
52.在一些實(shí)施例中，組合邏輯電路和時(shí)序邏輯電路的電路狀態(tài)是與目標(biāo)輸入信號(hào)相匹配的狀態(tài)。這種匹配可以看成：組合邏輯電路和時(shí)序邏輯電路在目標(biāo)輸入信號(hào)與第一目標(biāo)電路的輸入信號(hào)為相同信號(hào)的情況下處于第一電路狀態(tài)；組合邏輯電路和時(shí)序邏輯電路在目標(biāo)輸入信號(hào)是對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行重新賦值的信號(hào)的情況下處于第二電路狀態(tài)。
53.通俗來(lái)講，在第一目標(biāo)電路的最終輸入信號(hào)和外部向第一目標(biāo)電路輸入的信號(hào)未發(fā)生變化、保持為相同的情況下，組合邏輯電路和時(shí)序邏輯電路均處于正常工作狀態(tài)，保證了組合邏輯電路和時(shí)序邏輯電路的正常工作，實(shí)現(xiàn)ip模塊的正常工作。在第一目標(biāo)電路的最終輸入信號(hào)是對(duì)外部向第一目標(biāo)電路輸入的信號(hào)進(jìn)行重新賦值后的信號(hào)的情況下，組合邏輯電路和時(shí)序邏輯電路均處于保持狀態(tài)，保證了組合邏輯電路和時(shí)序邏輯電路的低功耗狀態(tài)，實(shí)現(xiàn)ip模塊的低功耗，做到了ip模塊的兩種功耗狀態(tài)的兼顧。
54.本技術(shù)的一些實(shí)施例中，在電路設(shè)計(jì)上，可在ip模塊的輸入端設(shè)置一控制電路，該控制電路至少用于獲得第一目標(biāo)電路的控制信號(hào)，基于控制信號(hào)，對(duì)所述第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)。
55.在本技術(shù)的一些實(shí)施例中，在電路設(shè)計(jì)上，可為控制電路設(shè)置監(jiān)測(cè)電路，該監(jiān)測(cè)電路用于監(jiān)測(cè)所述控制電路是為正常還是異常（如故障）的狀態(tài)；在所述監(jiān)測(cè)電路監(jiān)測(cè)到所述控制電路為正常狀態(tài)如正常工作狀態(tài)的情況下，控制電路執(zhí)行前述的其本該執(zhí)行的方案。監(jiān)測(cè)電路的設(shè)計(jì)，可保證ip模塊在芯片中的正常運(yùn)行，保證芯片的運(yùn)行穩(wěn)定性。
56.在本技術(shù)的一些實(shí)施例中，第一目標(biāo)電路的輸出端與至少一個(gè)第二目標(biāo)電路連接。如圖2所示，所述功耗控制方法還包括s103：在第一目標(biāo)電路處于第一功耗狀態(tài)時(shí)，至少一個(gè)第二目標(biāo)電路處于第一工作狀態(tài)；在第一目標(biāo)電路處于第二功耗狀態(tài)時(shí)，至少一個(gè)第二目標(biāo)電路處于第二工作狀態(tài)；所述第二目標(biāo)電路包括第一工作狀態(tài)和第二工作狀態(tài)，其中所述第二目標(biāo)電路在第二工作狀態(tài)下產(chǎn)生的功耗低于在第一工作狀態(tài)下產(chǎn)生的功耗。
57.通俗來(lái)講，在芯片的ip模塊設(shè)計(jì)中，具有不同功能的ip模塊是可以相互連接的，以實(shí)現(xiàn)芯片的整體功能。本技術(shù)中的第二目標(biāo)電路可以是連接于第一目標(biāo)電路的輸出端、即第一目標(biāo)電路之后的一個(gè)或多個(gè)ip模塊，如圖5所示。可以理解，如果在前ip模塊（第一目標(biāo)電路）處于正常工作狀態(tài)，耗費(fèi)功率為正常耗費(fèi)功率，則在前ip模塊可為在后ip模塊（第二目標(biāo)電路）提供在后ip模塊需要的輸入信號(hào)，那么在后ip模塊也可為正常工作狀態(tài)（第二目標(biāo)電路的第一工作狀態(tài)），耗費(fèi)功率為正常耗費(fèi)功率。如果在前ip模塊處于低功耗狀態(tài)，在前ip模塊的輸出信號(hào)不再翻轉(zhuǎn)，則在前ip模塊不會(huì)向在后ip模塊提供在后ip模塊需要的輸入信號(hào)，那么在后ip模塊也可為信號(hào)不再翻轉(zhuǎn)的狀態(tài)，即為低功耗狀態(tài)（第二目標(biāo)電路的第二工作狀態(tài)）。由此可見，本技術(shù)中，在前ip模塊的輸出正常，可為在后ip模塊提供正常的輸
入信號(hào)。在前ip模塊處于低功耗狀態(tài)、輸出不再翻轉(zhuǎn)，在前ip模塊的輸出可不再向與其連接的在后ip模塊傳輸，從而可實(shí)現(xiàn)在前ip模塊和在后ip模塊各自的兩種功耗狀態(tài)的兼顧。
58.在一些實(shí)施例中，在電路設(shè)計(jì)上，如在ip模塊的輸出端或ip模塊的特意設(shè)置的接口處，設(shè)置功耗監(jiān)測(cè)電路。功耗監(jiān)測(cè)電路，用于對(duì)ip模塊的功率耗費(fèi)情況進(jìn)行監(jiān)測(cè)。如果監(jiān)測(cè)到的功率耗費(fèi)值處于正常功耗范圍內(nèi)，則認(rèn)為ip模塊處于第一功耗狀態(tài)，即正常工作狀態(tài)。如果監(jiān)測(cè)到的功率耗費(fèi)值低于正常功耗范圍，則認(rèn)為ip模塊處于第二功耗狀態(tài)，低功耗狀態(tài)。由此實(shí)現(xiàn)對(duì)ip模塊處于何種功耗狀態(tài)的確認(rèn)，保證芯片的安全、穩(wěn)定運(yùn)行。
59.下面結(jié)合圖3和圖4所示的電路結(jié)構(gòu)對(duì)本技術(shù)中的技術(shù)方案進(jìn)行進(jìn)一步說(shuō)明。
60.以圖3所示的soc中的ip模塊為例，考慮到ip模塊包括三條通路（通路1、通路2和通路3），在每條通路中至少包括一個(gè)組合邏輯電路，如通路3為一個(gè)組合邏輯電路，在通路1中包括兩個(gè)組合邏輯電路和兩個(gè)時(shí)序邏輯電路，在通路2中包括三個(gè)組合邏輯電路和一個(gè)時(shí)序邏輯電路。為方便描述，在圖3和圖4中，視cl表示組合邏輯電路，dff表示為時(shí)序邏輯電路。每條通路經(jīng)過(guò)相應(yīng)通路上的組合邏輯電路和時(shí)序邏輯電路的運(yùn)算，得到輸出（output）。每條通路的輸出均可作為下一個(gè)或多個(gè)ip模塊的輸入。
61.在圖3中，來(lái)自ip模塊外部的輸入信號(hào)包括signal 10、signal 11、signal 12和signal 13。其中，signal 10為通路1中的輸入信號(hào)；signal 11和signal 12為通路2中的輸入信號(hào)；signal 13為通路3中的輸入信號(hào)。在ip模塊的輸入端未設(shè)置有控制電路（set模塊）即圖3所示的情況下，每條通路可接收來(lái)自ip模塊外部的輸入信號(hào)。示例性地，通路1中的第一個(gè)cl接收外部的輸入信號(hào)signal 10，通路2中的并列cl中的第一個(gè)cl、第二個(gè)cl接收外部的輸入信號(hào)signal 11、signal 12，通路3中的cl接收外部的輸入信號(hào)signal 13。
62.為實(shí)現(xiàn)本技術(shù)的技術(shù)方案，在ip模塊的輸入端設(shè)置有set模塊，如圖4所示。在圖4中set模塊作為控制電路來(lái)使用，圖3中每條通路的外部輸入信號(hào)（如signal 10、signal 11、signal 12和signal 13）經(jīng)由set模塊的控制作用得到圖4中每條通路的最終輸入信號(hào)。每條通路的最終輸入信號(hào)為每條通路的目標(biāo)輸入信號(hào)，包括signal 20、signal 21、signal 22和signal 23。其中，signal 20作為通路1的目標(biāo)輸入信號(hào)使用；signal 21和signal 22作為通路2的目標(biāo)輸入信號(hào)使用；signal 23作為通路3的目標(biāo)輸入信號(hào)使用。每條通路的最終輸入信號(hào)輸入至每條通路上的各個(gè)邏輯電路，并經(jīng)由各個(gè)邏輯電路的運(yùn)算得到每條通路的output。
63.從圖3和圖4中可知，在部分通路（如通路1和2）中，對(duì)于兩種邏輯電路，set模塊均優(yōu)先與通路上的組合邏輯電路連接。在每條通路上，時(shí)序邏輯電路均具有時(shí)鐘信號(hào)端，用于接收時(shí)鐘信號(hào)（clk信號(hào)）。為方便示意，圖3和圖4中的時(shí)序邏輯電路均示意出clk信號(hào)且所有時(shí)序邏輯電路為同一clk信號(hào)。需要說(shuō)明的是，ip模塊中的各時(shí)序邏輯電路的clk信號(hào)可以相同，可以不同，視具體情況而定。
64.可以理解，圖4中的設(shè)置有set模塊的ip模塊可視為經(jīng)本技術(shù)改進(jìn)后的ip模塊，當(dāng)其被應(yīng)用到soc芯片中時(shí)，可降低芯片的功率耗費(fèi)，延長(zhǎng)芯片的生命周期。在改進(jìn)的ip模塊基礎(chǔ)上，還可以設(shè)置如圖3所示的功耗監(jiān)控電路，實(shí)現(xiàn)對(duì)改進(jìn)ip模塊功耗的監(jiān)測(cè)。
65.參見圖4，在需要改進(jìn)后ip模塊進(jìn)行正常工作的情況下，改進(jìn)后ip模塊的外部向set模塊輸出取值為0的reset信號(hào)，或者，set模塊可監(jiān)測(cè)到clk信號(hào)發(fā)生toggle。set模塊基于取值為0的reset信號(hào)或監(jiān)測(cè)到的clk信號(hào)發(fā)生toggle的事件，生成用于控制每條通路上
的輸入信號(hào)進(jìn)行透?jìng)鞯牡谝环N控制信號(hào)。在第一種控制信號(hào)的作用下，每條通路上的輸入信號(hào)signal 10、signal 11、signal 12和signal 13在set模塊的內(nèi)部進(jìn)行透?jìng)鳎⒃趕et模塊的輸出端輸出，作為每條通路上的目標(biāo)輸入信號(hào)。可以理解，此時(shí)每條通路上的目標(biāo)輸入信號(hào)是與每條通路上輸入到set模塊的信號(hào)相同的信號(hào)。即，signal 20 = signal 10、signal 21 = signal 11，signal 22 = signal 12，signal 23 = signal 13。
66.參見圖4，在每條通路上接收到目標(biāo)輸入信號(hào)的情況下，每條通路上的各邏輯電路進(jìn)入正常工作狀態(tài)。如，每條通路的目標(biāo)輸入信號(hào)作為每條通路上的與set模塊連接的組合邏輯電路的輸入信號(hào)，輸入至每條通路上與set模塊連接的組合邏輯電路，并經(jīng)由該組合邏輯電路以及后續(xù)其他邏輯電路的運(yùn)算，從而得到每條通路上的output。每條通路上的各邏輯電路進(jìn)入正常工作狀態(tài)，意味著改進(jìn)后ip模塊進(jìn)入正常工作狀態(tài)。每條通路上的各邏輯電路采用正常功耗進(jìn)行工作，意味著改進(jìn)后ip模塊耗費(fèi)的功耗位于正常功耗范圍內(nèi)。
67.在需要改進(jìn)后ip模塊進(jìn)入低功耗狀態(tài)（lower-power）的情況下，改進(jìn)后ip模塊的外部向set模塊輸出取值為1的reset信號(hào)，或者，set模塊可監(jiān)測(cè)到clk信號(hào)在20ns內(nèi)未發(fā)生toggle。set模塊基于取值為1的reset信號(hào)或監(jiān)測(cè)到的clk信號(hào)在20ns內(nèi)未發(fā)生toggle的事件，生成用于控制每條通路上的輸入信號(hào)進(jìn)行重新賦值的第二種控制信號(hào)。在第二種控制信號(hào)的作用下，對(duì)每條通路上的外部輸入信號(hào)signal 10、signal 11、signal 12和signal 13進(jìn)行重新賦值，如均重新賦值為0，得到signal 20、signal 21、signal 22和signal 23均為0，并在set模塊的輸出端輸出，作為每條通路上的目標(biāo)輸入信號(hào)。可以理解，此時(shí)每條通路上的目標(biāo)輸入信號(hào)是對(duì)每條通路上輸入到set模塊的信號(hào)進(jìn)行重新賦值的信號(hào)。
68.在每條通路上接收到重新賦值的目標(biāo)輸入信號(hào)的情況下，每條通路上的各邏輯電路的電路狀態(tài)從正常工作狀態(tài)進(jìn)入至保持狀態(tài)。每條通路上的各邏輯電路不再進(jìn)行運(yùn)算。每條通路上的各邏輯電路進(jìn)入保持狀態(tài)，意味著改進(jìn)后ip模塊進(jìn)入低功耗狀態(tài)。每條通路上的各邏輯電路采用低功耗進(jìn)行工作，意味著改進(jìn)后ip模塊耗費(fèi)的功耗低于正常功耗范圍，為低功耗。
69.可以理解，每條通路上的各邏輯電路進(jìn)入工作狀態(tài)時(shí)，由于各邏輯電路的不停運(yùn)算，可產(chǎn)生信號(hào)的翻轉(zhuǎn)，而信號(hào)的翻轉(zhuǎn)是造成功耗增加的原因。在芯片的設(shè)計(jì)領(lǐng)域內(nèi)，由于信號(hào)翻轉(zhuǎn)帶來(lái)的功率耗費(fèi)被稱之為動(dòng)態(tài)功耗。每條通路上的各邏輯電路進(jìn)入保持狀態(tài)時(shí)，不再進(jìn)行運(yùn)算，不會(huì)產(chǎn)生信號(hào)的翻轉(zhuǎn)。信號(hào)的不翻轉(zhuǎn)，可大大減少動(dòng)態(tài)功耗。
70.本技術(shù)的技術(shù)方案中，可在不需要改進(jìn)后ip模塊工作時(shí)，通過(guò)對(duì)改進(jìn)后ip模塊的輸入端的所有輸入信號(hào)（如signal 10、signal 11、signal 12和signal 13）重新賦值為固定值如0，來(lái)避免組合邏輯電路和時(shí)序邏輯電路中的信號(hào)翻轉(zhuǎn)，避免動(dòng)態(tài)功耗的產(chǎn)生，以達(dá)到節(jié)省ip模塊的功耗的目的。通俗來(lái)講，基于改進(jìn)后ip模塊的輸入端的所有輸入信號(hào)的重新賦值方案，可保證在ip模塊需要進(jìn)入低功耗模式時(shí)ip內(nèi)部的組合邏輯電路和時(shí)序邏輯電路都不再會(huì)有動(dòng)態(tài)功耗的產(chǎn)生。還可防止翻轉(zhuǎn)信號(hào)向在后ip模塊的傳輸。
71.可以理解，與邏輯電路的正常工作狀態(tài)耗費(fèi)的功率相比，各邏輯電路在保持狀態(tài)下耗費(fèi)的功耗小，邏輯電路的保持狀態(tài)即可視為邏輯電路的低功耗狀態(tài)。本技術(shù)技術(shù)方案，通過(guò)將ip模塊的輸入端的所有輸入信號(hào)重新賦值為固定值如0，不僅使時(shí)序邏輯電路進(jìn)入了低功耗狀態(tài)，而且還使組合邏輯電路進(jìn)入了低功耗狀態(tài)。與僅通過(guò)對(duì)clk信號(hào)進(jìn)行關(guān)停從而實(shí)現(xiàn)時(shí)序邏輯電路的低功耗的方案相比，本技術(shù)技術(shù)方案同時(shí)實(shí)現(xiàn)了時(shí)序邏輯電路和組
合邏輯電路的低功耗，真正實(shí)現(xiàn)了ip模塊的低功耗。
72.由此可見，本技術(shù)通過(guò)在ip模塊的輸入端設(shè)置set模塊，即從ip模塊的源頭入手，即可實(shí)現(xiàn)對(duì)ip模塊的低功耗狀態(tài)和正常功耗狀態(tài)的兼顧。為ip模塊的兩種功耗狀態(tài)的兼顧提供了一種技術(shù)支持。
73.在實(shí)際應(yīng)用中，set模塊可以為選擇器，在需要改進(jìn)后ip模塊進(jìn)行工作時(shí)，選擇器選擇每條通路在set模塊處的輸入即每條通路的外部輸入信號(hào)signal 10、signal 11、signal 12和signal 13作為set模塊的輸出。在不需要改進(jìn)后ip模塊進(jìn)行工作、需要改進(jìn)后ip模塊進(jìn)入low-power時(shí)，選擇器選擇對(duì)signal 10、signal 11、signal 12和signal 13進(jìn)行重新賦值后的信號(hào)（即signal 20、signal 21、signal 22和signal 23）作為set模塊的輸出。利用選擇器的如上選擇，實(shí)現(xiàn)對(duì)ip模塊的兩種功耗狀態(tài)的兼顧，在工程上易于實(shí)施，可行性高。
74.在圖3中，在ip模塊的接口處設(shè)置功耗監(jiān)測(cè)電路。如果將該功耗監(jiān)測(cè)電路設(shè)置在圖4所示的ip模塊中，則該功耗監(jiān)測(cè)電路，用于對(duì)ip模塊的功率耗費(fèi)情況進(jìn)行實(shí)時(shí)監(jiān)測(cè)，或在接收到監(jiān)測(cè)觸發(fā)時(shí)對(duì)ip模塊的功率耗費(fèi)情況進(jìn)行監(jiān)測(cè)。判斷監(jiān)測(cè)到的功率耗費(fèi)值是否處于正常功耗范圍內(nèi)，如果處于正常功耗范圍內(nèi)，則認(rèn)為ip模塊處于正常功耗狀態(tài)，ip模塊處于正常工作狀態(tài)。如果監(jiān)測(cè)到的功率耗費(fèi)值低于正常功耗范圍，則認(rèn)為ip模塊處于低功耗狀態(tài)。由此實(shí)現(xiàn)對(duì)ip模塊處于何種功耗狀態(tài)的確認(rèn)，保證了ip模塊在芯片中的安全、穩(wěn)定運(yùn)行。
75.在圖4中的ctl信號(hào)為來(lái)自于ip模塊外部的控制信號(hào)，包括reset信號(hào)和特意設(shè)置的外部功耗控制信號(hào)。
76.與soc芯片的傳統(tǒng)低功耗設(shè)計(jì)僅能夠降低時(shí)序邏輯電路的功耗，無(wú)法實(shí)現(xiàn)對(duì)組合邏輯電路的功耗的減少的方案不同，本技術(shù)實(shí)施例中，從ip模塊的輸入端這一源頭入手，在不需要ip模塊工作時(shí)，通過(guò)將ip模塊的所有外部輸入信號(hào)（如signal 10、signal 11、signal 12和signal 13）重新賦值為一固定值如為0，可令ip模塊進(jìn)入低功耗狀態(tài)，滿足ip模塊的更低功耗的設(shè)計(jì)要求。此外，ip模塊的輸出端與在后ip模塊的連接，可以是ip模塊的所有通路中的至少一個(gè)通路的輸出端與一個(gè)或多個(gè)在后ip模塊的至少一個(gè)輸入端進(jìn)行連接。ip模塊在這種低功耗狀態(tài)下，ip模塊的output不再是翻轉(zhuǎn)信號(hào)，不再向在后模塊傳輸翻轉(zhuǎn)信號(hào)，也令在后ip模塊實(shí)現(xiàn)了低功耗，可滿足soc芯片的更低功耗的要求。
77.本技術(shù)實(shí)施例的功耗控制電路如圖6所示，所述電路包括：控制電路601，用于獲得控制信號(hào)，基于控制信號(hào)，對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；第一目標(biāo)電路602，與所述控制電路601連接，用于在所述目標(biāo)輸入信號(hào)的作用下，所述第一目標(biāo)電路602中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路602處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路602在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。
78.在一些實(shí)施例中，所述第一目標(biāo)電路602在組合邏輯電路和時(shí)序邏輯電路均為第一電路狀態(tài)的情況下處于第一功耗狀態(tài)；所述第一目標(biāo)電路602在組合邏輯電路和時(shí)序邏輯電路均為第二電路狀態(tài)的情況
下處于第二功耗狀態(tài)；其中，所述組合邏輯電路、時(shí)序邏輯電路在第二電路狀態(tài)下產(chǎn)生的功耗小于在第一電路狀態(tài)下產(chǎn)生的功耗。
79.在一些實(shí)施例中，所述組合邏輯電路和所述時(shí)序邏輯電路在所述目標(biāo)輸入信號(hào)與所述第一目標(biāo)電路602的輸入信號(hào)為相同信號(hào)的情況下處于第一電路狀態(tài)；所述組合邏輯電路和所述時(shí)序邏輯電路在所述目標(biāo)輸入信號(hào)是對(duì)第一目標(biāo)電路602的輸入信號(hào)進(jìn)行重新賦值的信號(hào)的情況下處于第二電路狀態(tài)。
80.在一些實(shí)施例中，所述目標(biāo)輸入信號(hào)在所述控制信號(hào)滿足控制條件的情況下為對(duì)第一目標(biāo)電路602的輸入信號(hào)進(jìn)行重新賦值的信號(hào)；所述目標(biāo)輸入信號(hào)在所述控制信號(hào)不滿足控制條件的情況下是與所述第一目標(biāo)電路602的輸入信號(hào)相同的信號(hào)。
81.在一些實(shí)施例中，所述控制信號(hào)為所述時(shí)序邏輯電路的時(shí)鐘信號(hào)、或者為所述第一目標(biāo)電路602的外部信號(hào)；所述時(shí)序邏輯電路的時(shí)鐘信號(hào)滿足第一條件、或者所述第一目標(biāo)電路602的外部信號(hào)滿足第二條件，確定所述控制信號(hào)滿足控制條件。
82.在一些實(shí)施例中，所述第一目標(biāo)電路602還包括與所述控制電路601連接的監(jiān)測(cè)電路；其中，所述監(jiān)測(cè)電路，用于監(jiān)測(cè)所述控制電路601的狀態(tài)；所述控制電路601，用于在所述監(jiān)測(cè)電路監(jiān)測(cè)到所述控制電路601為正常狀態(tài)的情況下，獲得所述第一目標(biāo)電路602的控制信號(hào)，基于控制信號(hào)，對(duì)所述第一目標(biāo)電路602的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)。
83.需要說(shuō)明的是，本技術(shù)實(shí)施例的功耗控制電路，由于該功耗控制電路解決問(wèn)題的原理與前述的功耗控制方法相似，因此，功耗控制電路的實(shí)施過(guò)程及實(shí)施原理均可以參見前述方法的實(shí)施過(guò)程及實(shí)施原理描述，重復(fù)之處不再贅述。
84.根據(jù)本公開的實(shí)施例，本公開還提供了一種芯片，所述芯片包括前述的功耗控制電路或圖4所示的電路。
85.根據(jù)本公開的實(shí)施例，本公開還提供了一種電子設(shè)備，所述電子設(shè)備包括至少一個(gè)處理器；以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有可被所述至少一個(gè)處理器執(zhí)行的指令，所述指令被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器能夠執(zhí)行前述的功耗控制方法。
86.關(guān)于電子設(shè)備的處理器、存儲(chǔ)器的描述可參見圖7中計(jì)算單元801、存儲(chǔ)單元808的相關(guān)說(shuō)明。
87.根據(jù)本公開的實(shí)施例，本公開還提供了一種存儲(chǔ)有計(jì)算機(jī)指令的非瞬時(shí)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)指令用于使計(jì)算機(jī)執(zhí)行前述的功耗控制方法。關(guān)于計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)的說(shuō)明請(qǐng)參見圖7中的相關(guān)說(shuō)明。
88.圖7示出了可以用來(lái)實(shí)施本技術(shù)的實(shí)施例的示例電子設(shè)備800的示意性框圖。電子設(shè)備旨在表示各種形式的數(shù)字計(jì)算機(jī)，諸如，膝上型計(jì)算機(jī)、臺(tái)式計(jì)算機(jī)、工作臺(tái)、個(gè)人數(shù)字助理、服務(wù)器、刀片式服務(wù)器、大型計(jì)算機(jī)、和其它適合的計(jì)算機(jī)。電子設(shè)備還可以表示各種形式的移動(dòng)裝置，諸如，個(gè)人數(shù)字處理、蜂窩電話、智能電話、可穿戴設(shè)備和其它類似的計(jì)算
裝置。本文所示的部件、它們的連接和關(guān)系、以及它們的功能僅僅作為示例，并且不意在限制本文中描述的和/或者要求的本技術(shù)的實(shí)現(xiàn)。
89.如圖7所示，設(shè)備800包括計(jì)算單元801，其可以根據(jù)存儲(chǔ)在只讀存儲(chǔ)器（rom）802中的計(jì)算機(jī)程序或者從存儲(chǔ)單元808加載到隨機(jī)訪問(wèn)存儲(chǔ)器（ram）803中的計(jì)算機(jī)程序，來(lái)執(zhí)行各種適當(dāng)?shù)膭?dòng)作和處理。在ram 803中，還可存儲(chǔ)設(shè)備800操作所需的各種程序和數(shù)據(jù)。計(jì)算單元801、rom 802以及ram 803通過(guò)總線804彼此相連。輸入/輸出（i/o）接口805也連接至總線804。
90.設(shè)備800中的多個(gè)部件連接至i/o接口805，包括：輸入單元806，例如鍵盤、鼠標(biāo)等；輸出單元807，例如各種類型的顯示器、揚(yáng)聲器等；存儲(chǔ)單元808，例如磁盤、光盤等；以及通信單元809，例如網(wǎng)卡、調(diào)制解調(diào)器、無(wú)線通信收發(fā)機(jī)等。通信單元809允許設(shè)備800通過(guò)諸如因特網(wǎng)的計(jì)算機(jī)網(wǎng)絡(luò)和/或各種電信網(wǎng)絡(luò)與其他設(shè)備交換信息/數(shù)據(jù)。
91.計(jì)算單元801可以是各種具有處理和計(jì)算能力的通用和/或?qū)Ｓ锰幚斫M件。計(jì)算單元801的一些示例包括但不限于中央處理單元（cpu）、圖形處理單元（gpu）、各種專用的人工智能（ai）計(jì)算芯片、各種運(yùn)行機(jī)器學(xué)習(xí)模型算法的計(jì)算單元、數(shù)字信號(hào)處理器（dsp）、以及任何適當(dāng)?shù)奶幚砥鳌⒖刂破鳌⑽⒖刂破鞯取Ｓ?jì)算單元801執(zhí)行上文所描述的各個(gè)方法和處理，例如功耗控制方法。例如，在一些實(shí)施例中，功耗控制方法可被實(shí)現(xiàn)為計(jì)算機(jī)軟件程序，其被有形地包含于機(jī)器可讀介質(zhì)，例如存儲(chǔ)單元808。在一些實(shí)施例中，計(jì)算機(jī)程序的部分或者全部可以經(jīng)由rom 802和/或通信單元809而被載入和/或安裝到設(shè)備800上。當(dāng)計(jì)算機(jī)程序加載到ram 803并由計(jì)算單元801執(zhí)行時(shí)，可以執(zhí)行上文描述的功耗控制方法的一個(gè)或多個(gè)步驟。備選地，在其他實(shí)施例中，計(jì)算單元801可以通過(guò)其他任何適當(dāng)?shù)姆绞剑ɡ纾柚诠碳┒慌渲脼閳?zhí)行功耗控制方法。
92.本文中以上描述的系統(tǒng)和技術(shù)的各種實(shí)施方式可以在數(shù)字電子電路系統(tǒng)、集成電路系統(tǒng)、場(chǎng)可編程門陣列（fpga）、專用集成電路（asic）、專用標(biāo)準(zhǔn)產(chǎn)品（assp）、芯片上系統(tǒng)的系統(tǒng)（soc）、負(fù)載可編程邏輯設(shè)備（cpld）、計(jì)算機(jī)硬件、固件、軟件、和/或它們的組合中實(shí)現(xiàn)。這些各種實(shí)施方式可以包括：實(shí)施在一個(gè)或者多個(gè)計(jì)算機(jī)程序中，該一個(gè)或者多個(gè)計(jì)算機(jī)程序可在包括至少一個(gè)可編程處理器的可編程系統(tǒng)上執(zhí)行和/或解釋，該可編程處理器可以是專用或者通用可編程處理器，可以從存儲(chǔ)系統(tǒng)、至少一個(gè)輸入裝置、和至少一個(gè)輸出裝置接收數(shù)據(jù)和指令，并且將數(shù)據(jù)和指令傳輸至該存儲(chǔ)系統(tǒng)、該至少一個(gè)輸入裝置、和該至少一個(gè)輸出裝置。
93.用于實(shí)施本技術(shù)的方法的程序代碼可以采用一個(gè)或多個(gè)編程語(yǔ)言的任何組合來(lái)編寫。這些程序代碼可以提供給通用計(jì)算機(jī)、專用計(jì)算機(jī)或其他可編程數(shù)據(jù)處理裝置的處理器或控制器，使得程序代碼當(dāng)由處理器或控制器執(zhí)行時(shí)使流程圖和/或框圖中所規(guī)定的功能/操作被實(shí)施。程序代碼可以完全在機(jī)器上執(zhí)行、部分地在機(jī)器上執(zhí)行，作為獨(dú)立軟件包部分地在機(jī)器上執(zhí)行且部分地在遠(yuǎn)程機(jī)器上執(zhí)行或完全在遠(yuǎn)程機(jī)器或服務(wù)器上執(zhí)行。
94.在本技術(shù)的上下文中，機(jī)器可讀介質(zhì)可以是有形的介質(zhì)，其可以包含或存儲(chǔ)以供指令執(zhí)行系統(tǒng)、裝置或設(shè)備使用或與指令執(zhí)行系統(tǒng)、裝置或設(shè)備結(jié)合地使用的程序。機(jī)器可讀介質(zhì)可以是機(jī)器可讀信號(hào)介質(zhì)或機(jī)器可讀儲(chǔ)存介質(zhì)。機(jī)器可讀介質(zhì)可以包括但不限于電子的、磁性的、光學(xué)的、電磁的、紅外的、或半導(dǎo)體系統(tǒng)、裝置或設(shè)備，或者上述內(nèi)容的任何合適組合。機(jī)器可讀存儲(chǔ)介質(zhì)的更具體示例會(huì)包括基于一個(gè)或多個(gè)線的電氣連接、便攜式計(jì)
算機(jī)盤、硬盤、隨機(jī)存取存儲(chǔ)器（ram）、只讀存儲(chǔ)器（rom）、可擦除可編程只讀存儲(chǔ)器（eprom或快閃存儲(chǔ)器）、光纖、便捷式緊湊盤只讀存儲(chǔ)器（cd-rom）、光學(xué)儲(chǔ)存設(shè)備、磁儲(chǔ)存設(shè)備、或上述內(nèi)容的任何合適組合。
95.為了提供與用戶的交互，可以在計(jì)算機(jī)上實(shí)施此處描述的系統(tǒng)和技術(shù)，該計(jì)算機(jī)具有：用于向用戶顯示信息的顯示裝置（例如，crt（陰極射線管）或者lcd（液晶顯示器）監(jiān)視器）；以及鍵盤和指向裝置（例如，鼠標(biāo)或者軌跡球），用戶可以通過(guò)該鍵盤和該指向裝置來(lái)將輸入提供給計(jì)算機(jī)。其它種類的裝置還可以用于提供與用戶的交互；例如，提供給用戶的反饋可以是任何形式的傳感反饋（例如，視覺(jué)反饋、聽覺(jué)反饋、或者觸覺(jué)反饋）；并且可以用任何形式（包括聲輸入、語(yǔ)音輸入或者、觸覺(jué)輸入）來(lái)接收來(lái)自用戶的輸入。
96.可以將此處描述的系統(tǒng)和技術(shù)實(shí)施在包括后臺(tái)部件的計(jì)算系統(tǒng)（例如，作為數(shù)據(jù)服務(wù)器）、或者包括中間件部件的計(jì)算系統(tǒng)（例如，應(yīng)用服務(wù)器）、或者包括前端部件的計(jì)算系統(tǒng)（例如，具有圖形用戶界面或者網(wǎng)絡(luò)瀏覽器的用戶計(jì)算機(jī)，用戶可以通過(guò)該圖形用戶界面或者該網(wǎng)絡(luò)瀏覽器來(lái)與此處描述的系統(tǒng)和技術(shù)的實(shí)施方式交互）、或者包括這種后臺(tái)部件、中間件部件、或者前端部件的任何組合的計(jì)算系統(tǒng)中。可以通過(guò)任何形式或者介質(zhì)的數(shù)字?jǐn)?shù)據(jù)通信（例如，通信網(wǎng)絡(luò)）來(lái)將系統(tǒng)的部件相互連接。通信網(wǎng)絡(luò)的示例包括：局域網(wǎng)（lan）、廣域網(wǎng)（wan）和互聯(lián)網(wǎng)。
97.計(jì)算機(jī)系統(tǒng)可以包括客戶端和服務(wù)器。客戶端和服務(wù)器一般遠(yuǎn)離彼此并且通常通過(guò)通信網(wǎng)絡(luò)進(jìn)行交互。通過(guò)在相應(yīng)的計(jì)算機(jī)上運(yùn)行并且彼此具有客戶端-服務(wù)器關(guān)系的計(jì)算機(jī)程序來(lái)產(chǎn)生客戶端和服務(wù)器的關(guān)系。服務(wù)器可以是云服務(wù)器，也可以為分布式系統(tǒng)的服務(wù)器，或者是結(jié)合了區(qū)塊鏈的服務(wù)器。
98.以上所述，僅為本技術(shù)的具體實(shí)施方式，但本技術(shù)的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本技術(shù)揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本技術(shù)的保護(hù)范圍之內(nèi)。因此，本技術(shù)的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
技術(shù)特征：
1.一種功耗控制方法，其特征在于，所述方法包括：獲得第一目標(biāo)電路的控制信號(hào)；基于控制信號(hào)，對(duì)所述第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；其中，所述目標(biāo)輸入信號(hào)用于使所述第一目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一目標(biāo)電路在組合邏輯電路和時(shí)序邏輯電路均為第一電路狀態(tài)的情況下處于第一功耗狀態(tài)；所述第一目標(biāo)電路在組合邏輯電路和時(shí)序邏輯電路均為第二電路狀態(tài)的情況下處于第二功耗狀態(tài)；其中，所述組合邏輯電路、時(shí)序邏輯電路在第二電路狀態(tài)下產(chǎn)生的功耗小于在第一電路狀態(tài)下產(chǎn)生的功耗。3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述組合邏輯電路和所述時(shí)序邏輯電路在所述目標(biāo)輸入信號(hào)與所述第一目標(biāo)電路的輸入信號(hào)為相同信號(hào)的情況下處于第一電路狀態(tài)；所述組合邏輯電路和所述時(shí)序邏輯電路在所述目標(biāo)輸入信號(hào)是對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行重新賦值的信號(hào)的情況下處于第二電路狀態(tài)。4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述目標(biāo)輸入信號(hào)在所述控制信號(hào)滿足控制條件的情況下為對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行重新賦值的信號(hào)；所述目標(biāo)輸入信號(hào)在所述控制信號(hào)不滿足控制條件的情況下是與所述第一目標(biāo)電路的輸入信號(hào)相同的信號(hào)。5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述控制信號(hào)為所述時(shí)序邏輯電路的時(shí)鐘信號(hào)、或者為所述第一目標(biāo)電路的外部信號(hào)；所述時(shí)序邏輯電路的時(shí)鐘信號(hào)滿足第一條件、或者所述第一目標(biāo)電路的外部信號(hào)滿足第二條件，確定所述控制信號(hào)滿足控制條件。6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述第一目標(biāo)電路還包括至少與所述組合邏輯電路連接的控制電路、以及與所述控制電路連接的監(jiān)測(cè)電路；其中，所述監(jiān)測(cè)電路，用于監(jiān)測(cè)所述控制電路的狀態(tài)；所述控制電路，用于在所述監(jiān)測(cè)電路監(jiān)測(cè)到所述控制電路為正常狀態(tài)的情況下，獲得所述第一目標(biāo)電路的控制信號(hào)，基于控制信號(hào)，對(duì)所述第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)。7.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述第一目標(biāo)電路的輸出端與至少一個(gè)第二目標(biāo)電路連接；在所述第一目標(biāo)電路處于所述第一功耗狀態(tài)時(shí)，所述至少一個(gè)第二目標(biāo)電路處于第一工作狀態(tài)；在所述第一目標(biāo)電路處于所述第二功耗狀態(tài)時(shí)，所述至少一個(gè)第二目標(biāo)電路處于第二工作狀態(tài)；
其中，所述第二目標(biāo)電路在第二工作狀態(tài)下產(chǎn)生的功耗低于在第一工作狀態(tài)下產(chǎn)生的功耗。8.一種功耗控制電路，其特征在于，所述電路包括：控制電路，用于獲得控制信號(hào)，基于控制信號(hào)，對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；第一目標(biāo)電路，與所述控制電路連接，用于在所述目標(biāo)輸入信號(hào)的作用下，所述第一目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。9.一種芯片，其特征在于，所述芯片包括權(quán)利要求8所述的功耗控制電路。10.一種電子設(shè)備，其特征在于，所述電子設(shè)備包括：至少一個(gè)處理器；以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有可被所述至少一個(gè)處理器執(zhí)行的指令，所述指令被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器能夠執(zhí)行權(quán)利要求1-7中任一項(xiàng)所述的方法。11.一種存儲(chǔ)有計(jì)算機(jī)指令的非瞬時(shí)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)指令用于使所述計(jì)算機(jī)執(zhí)行根據(jù)權(quán)利要求1-7中任一項(xiàng)所述的方法。
技術(shù)總結(jié)
本申請(qǐng)公開了一種功耗控制方法和電路、芯片和電子設(shè)備及存儲(chǔ)介質(zhì)，其中所述方法包括：獲得第一目標(biāo)電路的控制信號(hào)；基于控制信號(hào)，對(duì)第一目標(biāo)電路的輸入信號(hào)進(jìn)行控制，得到目標(biāo)輸入信號(hào)；其中，所述目標(biāo)輸入信號(hào)用于使所述第一目標(biāo)電路中的組合邏輯電路和時(shí)序邏輯電路均處于與所述目標(biāo)輸入信號(hào)匹配的電路狀態(tài)；所述組合邏輯電路和時(shí)序邏輯電路的所述電路狀態(tài)使所述第一目標(biāo)電路處于第一功耗狀態(tài)或第二功耗狀態(tài)，所述第一目標(biāo)電路在第二功耗狀態(tài)下產(chǎn)生的功耗小于在第一功耗狀態(tài)下產(chǎn)生的功耗。功耗。功耗。
