一種基于靈活可配置模塊的芯粒測(cè)試電路
1.本發(fā)明涉及超大規(guī)模集成電路可測(cè)性設(shè)計(jì)領(lǐng)域，具體是涉及一種基于靈活可配置模塊的芯粒測(cè)試電路。
背景技術(shù)：
2.2022年3月2日，英特爾聯(lián)合臺(tái)積電、三星、amd等10家芯片巨頭成立chiplet（芯粒）標(biāo)準(zhǔn)聯(lián)盟，正式推出chiplet的通用互連標(biāo)準(zhǔn)“ucle”（universal chiplet interconnect express，ucie），用來(lái)打通各家芯片鏈接協(xié)議，構(gòu)建一個(gè)開(kāi)放可互操作的chiplet生態(tài)系統(tǒng)。同年3月9號(hào)，蘋(píng)果發(fā)布了基于臺(tái)積電第五代cowos（chip on wafer on substrate， cowos）chiplet技術(shù)互連架構(gòu)的m1 ultra 處理器，再次驗(yàn)證了chiplet技術(shù)的商業(yè)價(jià)值和無(wú)限潛力。
3.chiplet（又稱芯粒）異構(gòu)集成技術(shù)通過(guò)將多個(gè)模塊化小芯片（主要形態(tài)為裸片）通過(guò)內(nèi)部互聯(lián)技術(shù)集成在一個(gè)封裝內(nèi)，構(gòu)成專用功能異構(gòu)芯片，從而解決芯片研制涉及的規(guī)模、研制成本以及周期等方面的問(wèn)題。通過(guò)采用2.5d、3d等高級(jí)封裝技術(shù)，芯粒可以實(shí)現(xiàn)高性能多芯片片上互連，提高芯片系統(tǒng)的集成度擴(kuò)展其性能、降低功耗、優(yōu)化空間、破解集成電路發(fā)展的現(xiàn)有物理局限和材料局限。
4.當(dāng)前芯粒技術(shù)面臨著眾多挑戰(zhàn)，其中一個(gè)關(guān)鍵挑戰(zhàn)，便是芯粒的可測(cè)試性。與單芯片集成相比，芯粒將多個(gè)可能來(lái)自不同廠商的裸片封裝在一起，不同廠商的測(cè)試要求和測(cè)試規(guī)格又各不相同，因此如何在不同芯片和不同供應(yīng)商的測(cè)試結(jié)構(gòu)之間實(shí)現(xiàn)更大的互操作性是當(dāng)前面臨的一個(gè)重要挑戰(zhàn)。
5.工業(yè)界和學(xué)術(shù)界針對(duì)2.5d、3d芯片的測(cè)試做了眾多探索，如：文獻(xiàn)[j. durupt, p. vivet and j. schloeffel. ijtag supported 3d dft using chiplet-footprints for testing multi-chips active interposer system[c]. 2016 21th ieee european test symposium (ets), 2016, pp. 1-6.]基于ieee 1687標(biāo)準(zhǔn)提出了3d dft（design for test）測(cè)試電路，用于測(cè)試堆疊在有源中介層上的多芯片；文獻(xiàn)[y. fkih, p. vivet and b. rouzeyre, et al. a jtag based 3d dft architecture using automatic die detection[c]. proceedings of the 2013 9th conference on ph.d. research in microelectronics and electronics (prime), 2013, pp. 341-344.]基于ieee 1149.1標(biāo)準(zhǔn)提出了一種3d dft架構(gòu)的自動(dòng)芯片測(cè)試電路，用于3d互聯(lián)測(cè)試；文獻(xiàn)[e. j. marinissen, j. verbree and m. konijnenburg. a structured and scalable test access architecture for tsv-based 3d stacked ics[c]. 2010 28th vlsi test symposium (vts), 2010, pp. 269-274.]基于ieee 1500 標(biāo)準(zhǔn)設(shè)計(jì)了一個(gè)結(jié)構(gòu)化和可擴(kuò)展的測(cè)試訪問(wèn)架構(gòu)，用于基于硅通孔的3d堆疊集成電路。
[0006]
當(dāng)前針對(duì)2.5d以及3d芯片可測(cè)性設(shè)計(jì)主要基于ieee 1149.1、ieee 1500和ieee 1687標(biāo)準(zhǔn)設(shè)計(jì)的可測(cè)性電路，而此類(lèi)標(biāo)準(zhǔn)主要針對(duì)的是soc（system on chip，soc)的測(cè)試，可擴(kuò)展性和通用性較差，因此并不能完全適用先進(jìn)封裝下的異構(gòu)芯片的測(cè)試。
技術(shù)實(shí)現(xiàn)要素：
[0007]
為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種基于靈活可配置模塊（flexible configurable modules，fcm）的芯粒測(cè)試電路，通過(guò)配置雙路斜對(duì)稱設(shè)計(jì)結(jié)構(gòu)的靈活可配置模塊，簡(jiǎn)化測(cè)試配置步驟，能夠解決當(dāng)前芯粒可測(cè)性設(shè)計(jì)通用性、可擴(kuò)展性差的問(wèn)題，提升測(cè)試的靈活性和可控性。
[0008]
本發(fā)明所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，所述測(cè)試電路位于中介層，所述測(cè)試電路包括若干個(gè)靈活可配置模塊fcm、控制信號(hào)配置模塊、測(cè)試狀態(tài)控制模塊；芯粒內(nèi)有若干待測(cè)小芯片，待測(cè)小芯片的部分測(cè)試信號(hào)分別與對(duì)應(yīng)的靈活可配置模塊fcm上端口連接；芯粒外層部分測(cè)試信號(hào)與對(duì)應(yīng)的靈活可配置模塊fcm下端口連接；所述測(cè)試狀態(tài)控制模塊連接控制信號(hào)配置模塊并發(fā)出測(cè)試控制信號(hào)，實(shí)現(xiàn)對(duì)控制信號(hào)配置模塊內(nèi)控制信號(hào)的配置，進(jìn)而控制靈活可配置模塊fcm的數(shù)據(jù)傳輸方向及靈活可配置模塊fcm的導(dǎo)通或截?cái)啵勾郎y(cè)小芯片進(jìn)入不同的測(cè)試模式。
[0009]
進(jìn)一步的，所述中介層電路的靈活可配置模塊fcm為4n個(gè)，其中n的個(gè)數(shù)為芯粒內(nèi)待測(cè)小芯片的個(gè)數(shù)，且n為正整數(shù)；每個(gè)待測(cè)小芯片的測(cè)試數(shù)據(jù)輸入（test date in，tdi）、測(cè)試時(shí)鐘（test clock，tck）、掃描輸出（scan out，so）和掃描輸入（scan in，si）信號(hào)分別接一個(gè)靈活可配置模塊fcm的上端口，接tck信號(hào)的靈活可配置模塊fcm下端口直接接到芯粒外層的tck端口；接第一個(gè)待測(cè)小芯片tdi信號(hào)的靈活可配置模塊fcm，其下端口接芯粒外層的tdi端口；連接其他待測(cè)小芯片tdi信號(hào)的靈活可配置模塊fcm，其下端口接上一級(jí)待測(cè)小芯片的二選一多路復(fù)用器的輸出端；下一級(jí)待測(cè)小芯片tdo的輸出接本級(jí)的二選一多路復(fù)用器的輸入端，本級(jí)多路復(fù)用器的另一個(gè)輸入端口接上一級(jí)二選一多路復(fù)用器的輸出端口，本級(jí)二選一多路復(fù)用器的控制信號(hào)接本級(jí)的反相器的輸出端，最后一級(jí)多路復(fù)用器的輸出端接三選一多路復(fù)用器3mux的一個(gè)輸入端口，該三選一多路復(fù)用器的輸出端連接芯粒外層的tdo信號(hào)；連接最后一個(gè)待測(cè)小芯片si的靈活可配置模塊fcm，其下端口接芯粒外層的si信號(hào)；連接最后一個(gè)待測(cè)小芯片so的靈活可配置模塊fcm，其下端口接芯粒外層的so信號(hào)；連接待測(cè)小芯片so和si的相鄰兩個(gè)fcm，其水平方向的輸入端口和輸出端口互連；所有待測(cè)小芯片的tms、trst和se信號(hào)分別與芯粒外層的tms、trst和se信號(hào)直接連接。
[0010]
進(jìn)一步的，控制信號(hào)配置模塊的輸入端接芯粒最外層tdi信號(hào)，控制信號(hào)配置模塊的輸出端口接三選一多路復(fù)用器3mux的一個(gè)輸入端口；控制信號(hào)配置模塊包含多個(gè)輸出控制信號(hào)，所有的控制信號(hào)分別連接到每個(gè)靈活可配置模塊fcm的控制信號(hào)及所有反相器的輸入端口，控制信號(hào)配置模塊內(nèi)部的移位和更新使能信號(hào)連接測(cè)試狀態(tài)控制模塊。
[0011]
進(jìn)一步的，測(cè)試狀態(tài)控制模塊的輸入端接芯粒外層的tdi、trst、tms和tck信號(hào)，輸出端連接三選一多路復(fù)用器3mux的一個(gè)輸入端口；所述測(cè)試狀態(tài)控制模塊連接著控制信號(hào)配置模塊并發(fā)出控制信號(hào)，實(shí)現(xiàn)對(duì)控制信號(hào)配置模塊內(nèi)數(shù)據(jù)移位和更新操作，完成控制信號(hào)的配置，進(jìn)而控制靈活可配置模塊fcm的數(shù)據(jù)傳輸方向及靈活可配置模塊fcm的導(dǎo)通或截?cái)唷?br/>[0012]
進(jìn)一步的，所述靈活可配置模塊fcm外部有fcm_top_y、fcm_bottom_y、fcm_to_right、fcm_from_left、fcm_from_right和fcm_to_left六個(gè)端口；其中，fcm 模塊上下兩端的fcm_top_y和fcm_bottom_y端口為雙向傳輸端口；fcm_from_left和fcm_from_right端口
為輸入端口，fcm_to_right和fcm_to_left為輸出端口；靈活可配置模塊fcm為雙路斜對(duì)稱結(jié)構(gòu)，其對(duì)稱軸為端口fcm_to_right和fcm_to_left的連線，采用水平雙向傳輸模式時(shí)，fcm模塊左上部分的控制信號(hào)和右下部分的控制信號(hào)完全相同；所述靈活可配置模塊fcm的左上部分包括三態(tài)門(mén)tri1、三態(tài)門(mén)tri2、寄存器a、鎖存器c、多路復(fù)用器fmux1、多路復(fù)用器fmux2、多路復(fù)用器fmux3和多路復(fù)用器fmux4；其中，多路復(fù)用器fmux1、寄存器a、多路復(fù)用器fmux2、鎖存器c、多路復(fù)用器fmux3和多路復(fù)用器fmux4從左往右依次串聯(lián)，即上一級(jí)的輸出連接下一級(jí)的輸入端；多路復(fù)用器fmux1的一個(gè)輸入端連接fcm_from_left端口；多路復(fù)用器fmux4的輸出連接fcm_to_right端口；三態(tài)門(mén)tri1的輸出端連接fcm模塊的fcm_top_y端口，多路復(fù)用器fmux3的輸出端接三態(tài)門(mén)tri1的輸入端；三態(tài)門(mén)tri2的輸入端連接fcm的fcm_top_y端口，其輸出端接多路復(fù)用fmux4的輸入端；靈活可配置模塊fcm的右下部分包括三態(tài)門(mén)tri3、三態(tài)門(mén)tri4、寄存器b、鎖存器d、多路復(fù)用器fmux5、多路復(fù)用器fmux6、多路復(fù)用器fmux7和多路復(fù)用器fmux8；其中，多路復(fù)用器fmux8、鎖存器d、多路復(fù)用器fmux7、寄存器b、多路復(fù)用器fmux6和多路復(fù)用器fmux5從右至左依次串聯(lián)，即上一級(jí)的輸出接下一級(jí)的輸入端；所述多路復(fù)用器fmux1、多路復(fù)用器fmux2、多路復(fù)用器fmux3、多路復(fù)用器fmux4、多路復(fù)用器fmux5、多路復(fù)用器fmux6、多路復(fù)用器fmux7和多路復(fù)用器fmux8均為二選一多路復(fù)用器；多路復(fù)用器fmux8的一個(gè)輸入端連接靈活可配置模塊fcm的下端口fcm_from_right，另一個(gè)輸入端口接多路復(fù)用器fmux4的輸出端口；多路復(fù)用器fmux5的輸出端口分別連接fcm_to_left端口和多路復(fù)用器fmux1的另一個(gè)輸入端口；三態(tài)門(mén)tri3的輸入端接靈活可配置模塊fcm的下端口fcm_bottom_y，其輸出端接多路復(fù)用器fmux5的輸入端口；三態(tài)門(mén)tri4的輸出端接靈活可配置模塊fcm的下端口fcm_bottom_y，其輸入端接多路復(fù)用器fmux6的輸出端。
[0013]
進(jìn)一步的，所述靈活可配置模塊fcm有12個(gè)控制信號(hào)，其中fcm_top_en1 、fcm_top_en2、fcm_bottom_en1和fcm_bottom_en2分別為三態(tài)門(mén)tri1、三態(tài)門(mén)tri2、三態(tài)門(mén)tri3、三態(tài)門(mén)tri4的控制信號(hào)，實(shí)現(xiàn)靈活可配置模塊fcm垂直方向fcm_bottom_y和fcm_top_y端口的雙向傳輸；from_left_en1、fcm_left_en2、to_right_en2、to_right_en1、to_left_en2、to_left_en1、from_right_en2和from_right_en1分別為多路復(fù)用器fmux1、多路復(fù)用器fmux2、多路復(fù)用器fmux3、多路復(fù)用器fmux4、多路復(fù)用器fmux5、多路復(fù)用器fmux6、多路復(fù)用器fmux7和多路復(fù)用器fmux8的控制信號(hào)；通過(guò)對(duì)每個(gè)多路復(fù)用器和三態(tài)門(mén)控制端信號(hào)的控制，實(shí)現(xiàn)靈活可配置模塊fcm的不同模式及測(cè)試線路的切換。
[0014]
進(jìn)一步的，所述靈活可配置模塊fcm內(nèi)部包含多條傳輸線路，根據(jù)傳輸線路的選擇，分為不包含寄存器、鎖存器模式和包含寄存器、鎖存器模式；所述不包含寄存器、鎖存器模式表示所述靈活可配置模塊fcm內(nèi)部所有傳輸線路都被配置成不包含模式；包含寄存器、鎖存器模式有兩種配置，一種是部分傳輸線路被配置成包含寄存器、鎖存器模式，剩余部分線路不包含，另一種模式是所有傳輸線路都被配置成包含寄存器和鎖存器模式。
[0015]
進(jìn)一步的，所述信號(hào)配置模塊包括依次串聯(lián)的自鎖模塊1、信號(hào)配置模塊和自鎖模
塊2，自鎖模塊1位于控制信號(hào)配置模塊的初始輸入端，自鎖模塊2位于控制信號(hào)配置模塊的末端；所述信號(hào)配置模塊由多個(gè)測(cè)試數(shù)據(jù)寄存器單元串聯(lián)而成，輸出的信號(hào)數(shù)根據(jù)實(shí)際配置的信號(hào)數(shù)確定，所有的控制信號(hào)分別與對(duì)應(yīng)的靈活可配置模塊fcm控制信號(hào)端連接；所述自鎖模塊1和自鎖模塊2均為一位的測(cè)試數(shù)據(jù)寄存器單元，自鎖模塊1和自鎖模塊2控制著信號(hào)配置模塊內(nèi)數(shù)據(jù)的移位和更新操作。
[0016]
進(jìn)一步的，所述測(cè)試狀態(tài)控制模塊包括八位的測(cè)試控制有限狀態(tài)機(jī)（test control finite state machine，tc_fsm）和指令寄存器模塊；測(cè)試控制有限狀態(tài)機(jī)tc_fsm包含tms、tck、trst、tdi和tdo五個(gè)端口，其接收 tms和tck的信號(hào)產(chǎn)生譯碼，并生成測(cè)試控制序列，控制所述指令寄存器、控制信號(hào)配置模塊的內(nèi)部數(shù)據(jù)進(jìn)行移入、移出及更新操作；所述指令寄存器模塊的輸入連接芯粒外層tdi端口，其輸出連接所述三選一多路復(fù)用器3mux的一個(gè)輸入端，指令寄存器模塊存放芯粒測(cè)試指令，并輸出3mux的控制信號(hào)。
[0017]
進(jìn)一步的，所述測(cè)試控制有限狀態(tài)機(jī)tc_fsm的轉(zhuǎn)換狀態(tài)包括test_rest、test_hangs、drsel、irsel、shift_dr、update_dr、shift_ir、update_ir八個(gè)轉(zhuǎn)換狀態(tài)；所有的狀態(tài)轉(zhuǎn)換以tms在tck上升沿出現(xiàn)的值為依據(jù)，電路所有測(cè)試邏輯的變化都是在tck的上升沿或下降沿進(jìn)行。
[0018]
進(jìn)一步的，所述電路測(cè)試步驟為：步驟1、選擇待測(cè)小芯片作為目標(biāo)小芯片；步驟2、配置靈活可配置模塊fcm，打開(kāi)目標(biāo)小芯片的測(cè)試通路，同時(shí)關(guān)斷其他待測(cè)小芯片的測(cè)試通路；步驟3、復(fù)用原始測(cè)試文件對(duì)目標(biāo)小芯片進(jìn)行存儲(chǔ)器測(cè)試、掃描測(cè)試和邊界掃描測(cè)試；步驟4、完成該目標(biāo)小芯片測(cè)試后，切換其他待測(cè)小芯片繼續(xù)測(cè)試；步驟5、判斷是否完成所有待測(cè)小芯片的測(cè)試，如果未完成，則重復(fù)上述步驟繼續(xù)測(cè)試，直到完成所有待測(cè)小芯片測(cè)試后結(jié)束。
[0019]
本發(fā)明所述的有益效果為：本發(fā)明提出了一種靈活可配置模塊，采用雙路斜對(duì)稱設(shè)計(jì)結(jié)構(gòu)，通過(guò)配置可以實(shí)現(xiàn)水平方向的雙線路傳輸模式和垂直雙向傳輸模式，各傳輸線路彼此獨(dú)立互不干擾，從而滿足水平雙線路傳輸場(chǎng)景需求；基于靈活可配置模塊的芯粒測(cè)試電路，滿足水平雙線路測(cè)試需求和即插即用的策略，增強(qiáng)測(cè)試的靈活性和可控性，為芯粒的可測(cè)試設(shè)計(jì)提供了一個(gè)通用的、可擴(kuò)展的測(cè)試訪問(wèn)結(jié)構(gòu)；本發(fā)明所述的測(cè)試電路設(shè)計(jì)了一個(gè)控制信號(hào)配置模塊，該模塊采用自鎖模塊設(shè)計(jì)，配置控制信號(hào)后自鎖模塊可以自行完成對(duì)本模塊移位和更新使能信號(hào)的控制，同常規(guī)的設(shè)計(jì)相比，減少了額外的控制信號(hào)開(kāi)銷(xiāo)，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性；本發(fā)明所述測(cè)試電路還設(shè)計(jì)了一個(gè)八位的有限狀態(tài)機(jī)，通過(guò)該八位狀態(tài)機(jī)可以完成對(duì)fcm信號(hào)的配置，和采用傳統(tǒng)的基于tap控制器內(nèi)部的16位有限狀態(tài)機(jī)相比，可以有效減少控制信號(hào)配置步驟，提升測(cè)試效率。
附圖說(shuō)明
[0020]
圖1是本發(fā)明實(shí)施例所述芯粒測(cè)試電路的結(jié)構(gòu)示意圖；圖2是本發(fā)明所述的芯粒測(cè)試電路的測(cè)試方法流程圖；圖3是本發(fā)明所述的靈活可配置模塊詳細(xì)結(jié)構(gòu)示意圖；圖4（a）是本發(fā)明所述的靈活可配置模塊水平方向平行線的兩條線路上都包含寄存器和鎖存器結(jié)構(gòu)示意圖；圖4（b）是本發(fā)明所述的靈活可配置模塊僅水平方向fcm_from_left到fcm_to_right所在線路上包含寄存器和鎖存器結(jié)構(gòu)簡(jiǎn)化示意圖；圖4（c）是本發(fā)明所述的靈活可配置模塊僅水平方向fcm_from_right到fcm_to_left所在線路上包含寄存器和鎖存器結(jié)構(gòu)簡(jiǎn)化示意圖；圖4（d）是本發(fā)明所述的靈活可配置模塊僅垂直方向fcm_top_y到fcm_bottom_y所在線路上包含寄存器和鎖存器結(jié)構(gòu)簡(jiǎn)化示意圖；圖4（e）是本發(fā)明所述的靈活可配置模塊僅垂直方向fcm_bottom_y到fcm_top_y所在線路上包含寄存器和鎖存器結(jié)構(gòu)簡(jiǎn)化示意圖；圖5是本發(fā)明所述的靈活可配置模塊不包含寄存器和鎖存器結(jié)構(gòu)示意圖；圖6是本發(fā)明所述的控制信號(hào)配置模塊結(jié)構(gòu)示意圖；圖7是本發(fā)明實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路的一種不包含寄存器和鎖存器模式配置信息圖；圖8是本發(fā)明實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路的控制信號(hào)配置模塊仿真圖；圖9是本發(fā)明實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路的測(cè)試控制狀態(tài)轉(zhuǎn)換圖；圖10（a）是本發(fā)明實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路的芯粒內(nèi)chip1集成前掃描測(cè)試仿真圖；圖10（b）是本發(fā)明實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路的芯粒內(nèi)chip1集成后掃描測(cè)試仿真圖；圖11（a）是本發(fā)明實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路方法的芯粒內(nèi)chip0集成前存儲(chǔ)器測(cè)試仿真圖；圖11（b）是本發(fā)明一個(gè)實(shí)施例所述的一種基于靈活可配置模塊的芯粒測(cè)試電路方法的芯粒內(nèi)chip0集成后存儲(chǔ)器測(cè)試仿真圖；圖12是本發(fā)明實(shí)所述芯粒測(cè)試電路的整體結(jié)構(gòu)示意圖。
具體實(shí)施方式
[0021]
為了使本發(fā)明的內(nèi)容更容易被清楚地理解，下面根據(jù)具體實(shí)施例并結(jié)合附圖，對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
[0022]
本發(fā)明所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其整體結(jié)構(gòu)如圖12所示，所述測(cè)試電路位于中介層，中介層電路控制著所有小芯片測(cè)試信號(hào)的輸入和輸出；所述測(cè)試電路包括4n個(gè)靈活可配置模塊fcm（n的個(gè)數(shù)為芯粒內(nèi)被測(cè)小芯片的個(gè)數(shù)，且n為正整數(shù)）、控制信號(hào)配置模塊、測(cè)試狀態(tài)控制模塊、n個(gè)二選一多路復(fù)用器（mux0、mux1
…
muxn-1）、
1個(gè)三選一的多路復(fù)用器3mux、n個(gè)反相器（inv0、inv1
…
invn-1）；所述測(cè)試電路中小芯片chip0、chip1
…
chipn-1在中介層上從左往右依次按順序排列，chip0位于首位，chipn-1位于末尾。
[0023]
實(shí)施例1基于如圖12所示的整體結(jié)構(gòu)，本發(fā)明的一個(gè)應(yīng)用案例如圖1所示，該芯粒包括chip0、chip1和chip2三個(gè)被測(cè)小芯片。本發(fā)明設(shè)計(jì)的重點(diǎn)位于小芯片下方的中介層，所述中介層電路包括12個(gè)靈活可配置模塊fcm（即fcm1-fcm12）、控制信號(hào)配置模塊、測(cè)試狀態(tài)控制模塊、3個(gè)二選一多路復(fù)用器（即mux0、mux1、mux2）、1個(gè)三選一的多路復(fù)用器mux3、3個(gè)反相器（即inv0、inv1、inv2）。
[0024]
所述結(jié)構(gòu)中fcm1、fcm3和fcm5的上端口fcm_top_y分別連接chip0、chip1和chip2的測(cè)試數(shù)據(jù)輸入tdi信號(hào)，下端口fcm_bottom_y連接中介層下方的tdi信號(hào)，fcm3、fcm4和fcm6的上端口fcm_top_y分別連接到chip0、chip1和chip2的測(cè)試時(shí)鐘信號(hào)tck，下端口fcm_bottom_y分別連接到中介層下方的tck信號(hào)。該結(jié)構(gòu)利用了fcm垂直方向雙向傳輸特性。
[0025]
chip0、chip1和chip2的掃描輸入端口si分別連接到fcm7、fcm9和fcm11的上端口fcm_top_y，掃描輸出端口so分別連接到fcm8、fcm10和fcm12的上端口fcm_top_y，并且相鄰兩個(gè)fcm水平輸入輸出端口互相連接，即fcm_to_right端口連接相鄰fcm的fcm_from_left，fcm_from_right連接相鄰fcm的fcm_to_left端口。其中fcm7和fcm8的下方端口fcm_bottom_y分別連接到si和so信號(hào)。掃描設(shè)計(jì)結(jié)構(gòu)充分利用了fcm水平雙路傳輸特性，同一時(shí)間可以從右向左傳輸掃描測(cè)試數(shù)據(jù)和從左向右傳輸掃描輸出數(shù)據(jù)。
[0026]
圖1中chip2掃描測(cè)試輸入數(shù)據(jù)從fcm7下端口fcm_bottom_y傳輸?shù)絝cm7上端口fcm_top_y進(jìn)入到chip2的掃描輸入端口，掃描測(cè)試輸出數(shù)據(jù)從fcm8的上端口fcm_top_y傳輸?shù)絝cm8的下端口fcm_bottom_y，并從中介層下方的so輸出。而chip0和chip1的掃描輸出數(shù)據(jù)分別從fcm12和fcm10的上端口fcm_top_y流入并從水平方向輸出端口fcm_to_left流出。此處利用了fcm垂直雙向傳輸特性，既可以被配置成向上傳輸數(shù)據(jù)，又可以被配置成向下傳輸。
[0027]
所述結(jié)構(gòu)中chip0、chip1和chip2的tms、trst和se信號(hào)分別連接到中介層下方的tms、trst和se信號(hào)，本設(shè)計(jì)不對(duì)被測(cè)小芯片的tms，trst和se信號(hào)進(jìn)行控制，三個(gè)信號(hào)可以直接連接到外部的tms、trst和se信號(hào)。
[0028]
所述掃描結(jié)構(gòu)利用了fcm水平雙路傳輸特性，同一時(shí)刻可以傳輸掃描輸入和輸出數(shù)據(jù)，通過(guò)對(duì)fcm的控制，實(shí)現(xiàn)了掃描鏈端口的復(fù)用，減少測(cè)試端口開(kāi)銷(xiāo)。
[0029]
所述結(jié)構(gòu)中控制信號(hào)配置模塊的設(shè)計(jì)是基于板級(jí)測(cè)試標(biāo)準(zhǔn)ieee 1149.1，并通過(guò)jtag中的測(cè)試存取端口（test access port，tap）控制器進(jìn)行控制；控制信號(hào)配置模塊連接所有fcm的控制信號(hào)，控制著所有fcm的數(shù)據(jù)傳輸方向以及導(dǎo)通和截?cái)酄顟B(tài)。
[0030]
所述控制信號(hào)配置模塊上電復(fù)位后，默認(rèn)輸出全部為0，非測(cè)試狀態(tài)下所有的fcm全部保持截?cái)酄顟B(tài)；其中fcm1和fcm2組、fcm3和fcm4組、fcm5和fcm6組在測(cè)試模式下，fcm的配置信號(hào)完全相同，因此每組的配置信號(hào)相同。這樣的設(shè)計(jì)可以有效減少配置步驟，避免因配置信號(hào)過(guò)多導(dǎo)致出錯(cuò)。
[0031]
所述結(jié)構(gòu)中多路復(fù)用器mux0、mux1、mux2的控制信號(hào)端分別接反相器inv0、inv1、inv2的輸出端，反相器的輸入端連接控制信號(hào)配置模塊。當(dāng)測(cè)試chip0時(shí)，需對(duì)chip0下方反
相器的輸入端配置1信號(hào)，取反后變?yōu)?，此時(shí)選擇chip0的tdo0作為輸出；chip1和chip2反相器輸入端在未測(cè)試狀態(tài)下，控制信號(hào)配置模塊輸出的默認(rèn)值為0，此時(shí)chip1和chip2的輸出被旁路，可以實(shí)現(xiàn)對(duì)chip0的單獨(dú)測(cè)試。相同的方法可以實(shí)現(xiàn)對(duì)chip1和chip2的測(cè)試。
[0032]
所述結(jié)構(gòu)中多路復(fù)用器mux3的輸入分別接到控制信號(hào)配置模塊的輸出、指令寄存器的輸出以及mux2的輸出，多路復(fù)用器mux3的控制信號(hào)接指令寄存器。當(dāng)進(jìn)行小芯片測(cè)試時(shí)，mux3的輸出值為mux2的輸出值。
[0033]
所述結(jié)構(gòu)中測(cè)試狀態(tài)控制模塊內(nèi)核心模塊為八位的測(cè)試控制有限狀態(tài)機(jī)，該狀態(tài)機(jī)基于jtag端口設(shè)計(jì)，基于tms和tck的狀態(tài)跳轉(zhuǎn)來(lái)生成測(cè)試控制序列，實(shí)現(xiàn)對(duì)內(nèi)部指令寄存器、控制信號(hào)配置模塊以及fcm內(nèi)部寄存器和鎖存器的移位和更新操作。
[0034]
圖2為本發(fā)明所述芯粒測(cè)試電路的測(cè)試流程，基本測(cè)試原理是通過(guò)位于中介層下方的測(cè)試端口，輸入配置信號(hào)，對(duì)fcm模塊進(jìn)行配置，分別控制chip0、chip1和chip2的tdi、tck、tdo、si和so信號(hào)的導(dǎo)通和截?cái)啵_(dá)到對(duì)芯粒測(cè)試的目的。
[0035]
基本的測(cè)試流程參考圖2，具體步驟為：第一步上電復(fù)位；第二步選擇測(cè)試目標(biāo)小芯片；第三步配置fcm；第四步檢查fcm配置情況；第五步判斷fcm配置是否成功；如果配置出錯(cuò)，需要返回上一步重新配置，配置成功后將進(jìn)入下一個(gè)步驟；第六步開(kāi)始測(cè)試目標(biāo)小芯片；第七步測(cè)試目標(biāo)小芯片所有模式，測(cè)試模式包括存儲(chǔ)器測(cè)試、掃描測(cè)試和邊界掃描測(cè)試；第八步判斷是否完成當(dāng)前小芯片所有測(cè)試模式，未完成的話，回到第七步選擇未測(cè)試的模式，完成所有測(cè)試模式后進(jìn)入下一步驟；第九步完成當(dāng)前小芯片測(cè)試后切換目標(biāo)小芯片，重復(fù)上述測(cè)試步驟；第十步判斷是否完成全部小芯片測(cè)試，完成后結(jié)束測(cè)試，如果未完成，回到第二步選擇未測(cè)試芯片按上述步驟進(jìn)行測(cè)試，直到完成所有芯片的測(cè)試。
[0036]
本發(fā)明所述的基于靈活可配置模塊的芯粒測(cè)試電路，可滿足：1）可擴(kuò)展性強(qiáng)，重構(gòu)并復(fù)用原有芯片dft邏輯，滿足即插即用策略；2）較低的測(cè)試功耗，單個(gè)芯片測(cè)試時(shí)，其他芯片保持關(guān)斷狀態(tài)彼此互不干擾；3）測(cè)試靈活可控，測(cè)試狀態(tài)可以根據(jù)需要靈活切換；4）基于fcm的掃描設(shè)計(jì)，可以有效減少配置步驟和導(dǎo)線，簡(jiǎn)化設(shè)計(jì)的復(fù)雜性。
[0037]
實(shí)施例2本實(shí)施例為了更便于對(duì)本發(fā)明的理解，將詳細(xì)介紹本專利內(nèi)部模塊結(jié)構(gòu)和功能：（1）靈活可配置模塊所述靈活可配置模塊結(jié)構(gòu)如圖3所示。靈活可配置模塊具備高帶寬數(shù)據(jù)傳輸特性和靈活可配置性，可以傳輸任何測(cè)試信號(hào)，控制信號(hào)或者時(shí)鐘信號(hào)。
[0038]
所述靈活可配置模塊fcm的特點(diǎn)是采用雙路斜對(duì)稱設(shè)計(jì)，可以實(shí)現(xiàn)水平方向同時(shí)從左往右和從右往左雙向數(shù)據(jù)傳輸，且各自傳輸路徑不受干擾；垂直方向可以實(shí)現(xiàn)從下往上和從上往下的雙向傳輸功能。
[0039]
所述靈活可配置模塊fcm的外部有fcm_top_y、fcm_bottom_y、fcm_to_right、fcm_from_left、fcm_from_right和fcm_to_left六個(gè)端口。fcm_top_y和fcm_bottom_y端口為雙向傳輸端口，垂直方向可以被配置成從fcm_bottom_y端口傳輸數(shù)據(jù)到fcm_top_y端口，也可以被配置成從fcm_top_y端口傳輸數(shù)據(jù)到fcm_bottom_y端口。fcm_from_left和fcm_from_right端口為輸入端口，fcm_to_right和fcm_to_left為輸出端口，fcm_from_left和fcm_to_right端口所在的線路和fcm_from_right和fcm_to_left所在的線路相互平行，通過(guò)配置可以實(shí)現(xiàn)同一時(shí)刻雙向數(shù)據(jù)傳輸。
[0040]
所述靈活可配置模塊內(nèi)部包括寄存器a和寄存器d、鎖存器b和鎖存器c、八個(gè)二選一的多路復(fù)用器（fmux1
??
fmux8）和四個(gè)三態(tài)門(mén)（tri1
??
tri4）。
[0041]
多路復(fù)用器fmux1的輸入端分別接fcm_from_left端口和多路復(fù)用器fmux5的輸出，from_left_en1為多路復(fù)用器fmux1的控制信號(hào)，當(dāng)fcm_from_en1為1時(shí)，多路復(fù)用器fmux1輸出為多路復(fù)用器fmux5的輸出值，當(dāng)fcm_from_en1為0時(shí)，多路復(fù)用器fmux1輸出為fcm_from_left的值。多路復(fù)用器fmux1的輸出分別連接寄存器a的d輸入端和多路復(fù)用器fmux2的輸入端。
[0042]
多路復(fù)用器fmux2另一個(gè)輸入端是寄存器a的輸出端q，多路復(fù)用器fmux2的控制信號(hào)為from_left_en2，當(dāng)from_left_en2為1時(shí)，多路復(fù)用器fmux2的輸出為寄存器a的q端值，當(dāng)from_left_en2為0時(shí)，多路復(fù)用器fmux2的輸出值為多路復(fù)用器fmux1的輸出值。多路復(fù)用器fmux2的輸出端分別連接鎖存器c的輸入端d和多路復(fù)用器fmux3的輸入端。
[0043]
多路復(fù)用器fmux3的另一個(gè)輸入端為多路復(fù)用器fmux2的輸出端，多路復(fù)用器fmux3的控制信號(hào)為to_right_en2，當(dāng)to_right_en2為1時(shí)，多路復(fù)用器fmux3的輸出為鎖存器c的輸出端q的值，當(dāng)to_right_en2為0時(shí)，多路復(fù)用器fmux3的輸出為多路復(fù)用器fmux2的輸出值；多路復(fù)用器fmux3的輸出分別連接到多路復(fù)用器fmux4的輸入端和三態(tài)門(mén)tri1的輸入端。
[0044]
多路復(fù)用器fmux4的另一個(gè)輸入端為三態(tài)門(mén)tri2的輸出，多路復(fù)用器fmux4的控制信號(hào)為to_right_en1，當(dāng)to_right_en1為1時(shí)，多路復(fù)用器fmux4的輸出值為多路復(fù)用器fmux3的輸出值，當(dāng)to_right_en1為0時(shí)，多路復(fù)用器fmux4的輸出值為三態(tài)門(mén)tri2的輸出值。多路復(fù)用器fmux4的輸出分別連接fcm_to_right端口和多路復(fù)用器fmux8的輸入端口。
[0045]
多路復(fù)用器fmux8的另一個(gè)輸入端連接fcm_from_right端口，from_right_en1為多路復(fù)用器fmux8的控制信號(hào)，當(dāng)from_right_en1為1時(shí)，多路復(fù)用器fmux8的輸出值為多路復(fù)用器fmux4的輸出值，當(dāng)from_right_en1為0時(shí)，多路復(fù)用器fmux8的輸出值為fcm_from_right的輸入值。多路復(fù)用器fmux8的輸出分別連接到寄存器d的輸入端d和多路復(fù)用器fmux7的輸入端。
[0046]
多路復(fù)用器fmux7的另一個(gè)輸入端連接寄存器d的輸出端q，信號(hào)from_right_en2為多路復(fù)用器fmux7的控制信號(hào)，當(dāng)from_right_en2為1時(shí)，多路復(fù)用器fmux7輸出值為寄存器d輸出端q的值，當(dāng)from_right_en2為0時(shí)，多路復(fù)用器fmux7輸出值為多路復(fù)用器fmux8的輸出值。多路復(fù)用器fmux7的輸出分別連接鎖存器b的輸入端a和多路復(fù)用器fmux6的輸入端。
[0047]
多路復(fù)用器fmux6的另一個(gè)輸入端為鎖存器b的輸出端q，信號(hào)to_left_en1為多路復(fù)用器fmux6的控制信號(hào)，當(dāng)to_left_en1為1時(shí)，多路復(fù)用器fmux6的輸出端的值為鎖存器b的輸出端q值，當(dāng)to_left_en1為0時(shí)，多路復(fù)用器fmux6的輸出端的值為多路復(fù)用器fmux7的輸出值。多路復(fù)用器fmux6的輸出值連接到多路復(fù)用器fmux5的輸入。
[0048]
多路復(fù)用器fmux5的另一個(gè)輸入端接三態(tài)門(mén)tri3的輸出，信號(hào)to_left_en2為多路復(fù)用器fmux5的控制信號(hào)，當(dāng)to_left_en2為1時(shí)，多路復(fù)用器fmux5的輸出為多路復(fù)用器fmux6的輸出值，當(dāng)to_left_en2為0時(shí)，多路復(fù)用器fmux5的輸出三態(tài)門(mén)tri3的輸出值。多路復(fù)用器fmux5的輸出值分別連接fcm_to_left端口和多路復(fù)用器fmux1的輸入。
[0049]
三態(tài)門(mén)tri1的輸入連接多路復(fù)用器fmux3的輸出，輸出連接fcm_top_y端口；三態(tài)
門(mén)tri2的輸入連接端口fcm_top_y，輸出連接多路復(fù)用器fmux4的輸入端；三態(tài)門(mén)tri3的輸入連接fcm_bottom_y端口，輸出連接多路復(fù)用器的0信號(hào)輸入端；三態(tài)門(mén)tri4的輸入端連接多路復(fù)用器fmux6的輸出端，輸出連接fcm_bottom_y端口。
[0050]
所述靈活可配置模塊fcm可以被配置成兩種模式，分別是不包含和包含寄存器和鎖存器的模式。所述靈活可配置模塊fcm包含寄存器和鎖存器模式如圖4（a）-圖4（e）所示，圖4（a）為fcm_from_left到fcm_to_right和fcm_from_right到fcm_to_left之間的通路都被配置成包含寄存器和鎖存器的模式；圖4（b）為僅fcm_from_left到fcm_to_right之間的通路被配置成包含寄存器和鎖存器模式；圖4（c）為僅fcm_from_right到fcm_to_left之間的通路都被配置成包含寄存器和鎖存器的模式；其中圖4（b）、圖4（c）為靈活可配置模塊fcm特有的傳輸模式，即同一時(shí)刻，水平方向靈活可配置模塊fcm可以被配置成水平向左包含寄存器和鎖存器模式，而向右方向的電路不包含；圖4（d）的靈活可配置模塊fcm被配置成fcm_top_y到fcm_bottom_y向下導(dǎo)通，且通路為包含寄存器和鎖存器的模式；圖4（e）的靈活可配置模塊fcm中fcm_bottom_y到fcm_top_y被配置成包含寄存器和鎖存器的傳輸通路。
[0051]
所述靈活可配置模塊fcm不包含寄存器和鎖存器模式如圖5所示，圖中fcm_from_left到fcm_to_right、fcm_from_right到fcm_to_left、fcm_bottom_y到fcm_top_y和fcm_top_y到fcm_bottom_y之間的通路都被配置成不包含寄存器和鎖存器的模式。
[0052]
所述兩種模式中，含有寄存器和鎖存器的模式可以傳輸任意的測(cè)試數(shù)據(jù)，寄存器能夠解決從小芯片中輸出長(zhǎng)測(cè)試路徑的時(shí)序限制問(wèn)題。鎖存器可以保持傳輸數(shù)據(jù)為低電平輸出，減少保持時(shí)間違例。不包含寄存器和鎖存器的模式，可以傳輸任意的測(cè)試信號(hào)或者時(shí)鐘信號(hào)。
[0053]
所述靈活可配置模塊fcm采用雙路斜對(duì)稱結(jié)構(gòu)在水平多線路傳輸場(chǎng)景下可以有效減少配置步驟。圖3中三態(tài)門(mén)、寄存器a和b、寄存器c和d、多路復(fù)用器fmux1和fmux8、fmux2和fmux7、fmux3和fmux6、fmux4和fmux5分別對(duì)稱，且靈活可配置模塊fcm兩種配置模式下，每組對(duì)稱的多路復(fù)用器控制信號(hào)值完全相同，因此配置信號(hào)可以共用。
[0054]
靈活可配置模塊fcm具備靈活性和可配置性，它可以在靈活可配置模塊fcm設(shè)計(jì)階段或者使用階段獲取。靈活可配置模塊fcm設(shè)計(jì)階段指根據(jù)實(shí)際需求基于完整的靈活可配置模塊fcm選用fcm內(nèi)部想要的線路，不需要的部分可以直接去掉。例如實(shí)際電路中fcm需要被配置成fcm_top_y到fcm_bottom_y包含寄存器和鎖存器模式，并且該模式和數(shù)據(jù)傳輸方向固定，那么在設(shè)計(jì)階段就可以直接選定該模式和線路，用不到的電路部分就去掉，對(duì)應(yīng)的結(jié)構(gòu)圖如圖4（d）所示。圖4（e）為設(shè)計(jì)成單向向上且包含寄存器和鎖存器模式的結(jié)構(gòu)。
[0055]
本發(fā)明所述芯粒測(cè)試電路基于靈活可配置模塊fcm的掃描鏈測(cè)試設(shè)計(jì)如圖1所示，電路采用的是水平多線路傳輸設(shè)計(jì)。圖1中fcm7的fcm_bottom_y端口連接到中介層下方的si端口，fcm_top_y端口連接chip2的掃描輸入端口si2，fcm7的fcm_to_right端口連接fcm8的fcm_from_left端口。同樣的，水平方向fcm8、fcm9、fcm10、fcm11和fcm12和相鄰模塊的端口彼此相連接，形成一條fcm鏈。fcm_to_right和fcm_from_left端口所在的傳輸線路為掃描輸入線路，fcm_from_righ和fcm_to_left端口所在的傳輸線路為掃描輸出線路。在掃描測(cè)試中，圖1中每個(gè)靈活可配置模塊fcm水平向左方向傳輸掃描輸入測(cè)試數(shù)據(jù)，向右方向同時(shí)傳輸掃描輸出數(shù)據(jù)，彼此獨(dú)立互不干擾。
[0056]
當(dāng)測(cè)試chip1掃描鏈時(shí)，只需配置fcm9的fcm_top_y端口向上導(dǎo)通，fcm10的fcm_
top_y端口向下導(dǎo)通，其他fcm的fcm_top_y端口都保持截?cái)酄顟B(tài)，再配置fcm7、fcm8和fcm9水平向左和fcm8、fcm9和fcm10水平向右的方向同時(shí)打開(kāi)，即可完成對(duì)芯片1的掃描測(cè)試。同理可以完成chip0和chip2的測(cè)試。
[0057]
（2）控制信號(hào)配置模塊參照?qǐng)D1，本發(fā)明基于ieee 1149.1標(biāo)準(zhǔn)自定義了一個(gè)控制信號(hào)配置模塊，賦予測(cè)試指令為chiplet_test，當(dāng)輸入3位的測(cè)試指令111時(shí)，電路將進(jìn)入芯粒測(cè)試模式。
[0058]
所述控制信號(hào)配置模塊參考圖6，控制信號(hào)配置模塊主要由自鎖模塊1、信號(hào)配置模塊和自鎖模塊2串聯(lián)組成；所述信號(hào)配置模塊由多個(gè)測(cè)試數(shù)據(jù)寄存器單元串聯(lián)而成，每個(gè)測(cè)試數(shù)據(jù)寄存器單元由一個(gè)寄存器和一個(gè)鎖存器串聯(lián)而成，寄存器的輸出同時(shí)接到下一級(jí)鎖存器的輸入，鎖存器的輸出接到靈活可配置模塊fcm的控制信號(hào)；每一級(jí)測(cè)試數(shù)據(jù)寄存器單元中的寄存器輸出同時(shí)也接到下一級(jí)測(cè)試寄存器的輸入。
[0059]
自鎖模塊1和自鎖模塊2為一位的測(cè)試數(shù)據(jù)寄存器單元，分別位于控制信號(hào)模塊的首端和尾端，用于控制信號(hào)的移位（shift_dr_en）和更新（update_dr_en）使能信號(hào)，保持靈活可配置模塊fcm配置信號(hào)的穩(wěn)定。自鎖模塊1和自鎖模塊2為可選的模塊，當(dāng)信號(hào)配置模塊的信號(hào)較多時(shí)，整個(gè)控制信號(hào)配置模塊將變得比較長(zhǎng)，因此位于尾部的自鎖模塊2的使能信號(hào)的傳輸路徑變得較長(zhǎng)，導(dǎo)致使鎖存能信號(hào)出現(xiàn)延遲，不能及時(shí)關(guān)斷移位和更新信號(hào)。所以此時(shí)可以同時(shí)啟用自鎖模塊1，由于自鎖模塊1位于該模塊首端，鎖存使能信號(hào)傳輸延遲可以忽略不計(jì)，因此自鎖模塊1可以更有效的開(kāi)啟使能信號(hào)。而當(dāng)信號(hào)配置模塊較短的時(shí)候，即自鎖模塊2鎖存使能信號(hào)傳輸延遲可以忽略不計(jì)時(shí)，自鎖模塊1和自鎖模塊2可以任意選擇。
[0060]
鎖存信號(hào)和配置信號(hào)通過(guò)tdi分別移入自鎖模塊1、信號(hào)配置模塊和自鎖模塊2，數(shù)據(jù)的移位和更新?tīng)顟B(tài)受到shift_dr_en和update_dr_en兩個(gè)信號(hào)控制。自鎖模塊1和自鎖模塊2的自鎖信號(hào)分別接到或非門(mén)的兩個(gè)輸入端，或非門(mén)的輸出分別單獨(dú)和shift_dr_en、update_dr_en信號(hào)各自連接到一個(gè)與門(mén)的輸入端，兩個(gè)單獨(dú)的與門(mén)輸出端連接一個(gè)反向器的輸入，反相器的輸出連接到圖6中多路復(fù)用器的選擇信號(hào)端。每個(gè)寄存器用來(lái)串行移入配置信號(hào)，鎖存器用來(lái)鎖存配置信號(hào)，其中輸出的配置信號(hào)為uo0、uo1
…
uom，分別連接到fcm的控制信號(hào)。
[0061]
所述控制信號(hào)配置模塊中自鎖模塊上電復(fù)位后初始默認(rèn)輸出值為0，移位狀態(tài)下自鎖模塊處于無(wú)效狀態(tài)，當(dāng)進(jìn)入更新?tīng)顟B(tài)時(shí)，自鎖信號(hào)被加載到自鎖模塊內(nèi)，自鎖功能啟動(dòng)。當(dāng)shift_dr_en=1時(shí)，進(jìn)入移位狀態(tài)，update_dr_en=1時(shí)，進(jìn)入更新?tīng)顟B(tài)，所有的狀態(tài)轉(zhuǎn)換都是通過(guò)測(cè)試狀態(tài)控制模塊中的八位狀態(tài)機(jī)進(jìn)行切換。基本原理是將m位的配置信號(hào)和2位的自鎖信號(hào)通過(guò)tdi串行移入到對(duì)應(yīng)的寄存器中，等數(shù)據(jù)穩(wěn)定后，啟動(dòng)更新指令，將配置信號(hào)和自鎖信號(hào)移入到每個(gè)鎖存器中，鎖存器鎖存并保持配置信號(hào)。其中自鎖信號(hào)的值需要被配置成1，取反后變?yōu)?，可以自動(dòng)關(guān)斷updat_dr_en和shift_dr_en信號(hào)。
[0062]
（3）測(cè)試狀態(tài)控制模塊測(cè)試狀態(tài)控制模塊主要包含八位的測(cè)試控制有限狀態(tài)機(jī)和指令寄存器模塊。中介層中所有電路的狀態(tài)轉(zhuǎn)換都是通過(guò)tc_fsm實(shí)現(xiàn)，測(cè)試控制有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換如圖9所述。該狀態(tài)機(jī)共有test_rest、test_hangs、drsel、shift_dr、update_dr、irsel、shift_ir和update_ir八個(gè)狀態(tài)，tc_fsm把接收到的tms和tck信號(hào)進(jìn)行譯碼操作，生成需要的操作序
列，控制電路進(jìn)入對(duì)應(yīng)的測(cè)試模式，tc_fsm所有的狀態(tài)切換都是以tms在tck上升沿到來(lái)的值為依據(jù)，電路所有測(cè)試邏輯的變化都是在tck的上升沿或下降沿進(jìn)行。
[0063]
其中test_reset為起始狀態(tài)位，處于test_reset狀態(tài)時(shí)，測(cè)試邏輯為失效狀態(tài)，電路處于正常的工作方式，當(dāng)tck上升沿到來(lái)時(shí)，tms一直保持為高電平時(shí)，狀態(tài)機(jī)將一直保持測(cè)試復(fù)位狀態(tài)，若tms切換成低電平，狀態(tài)機(jī)將進(jìn)入test_hangs狀態(tài)。不管tc_fsm原先狀態(tài)如何，只要tms在tck上升沿保持連續(xù)最低四個(gè)或者四個(gè)以上時(shí)鐘周期的高電平，tc_fsm就會(huì)進(jìn)入test_reset狀態(tài)。
[0064]
test_hangs為測(cè)試掛起狀態(tài)，處于該狀態(tài)時(shí)，只有當(dāng)有測(cè)試指令輸入的時(shí)候，才會(huì)進(jìn)行測(cè)試狀態(tài)跳轉(zhuǎn)，否則電路將保持當(dāng)前測(cè)試狀態(tài)不變，當(dāng)tms保持為低電平的時(shí)候，狀態(tài)機(jī)將一直處于該狀態(tài)，若tms處于高電平且tck上升沿出現(xiàn)的時(shí)候，tc_fsm將進(jìn)入drsel狀態(tài)。
[0065]
drsel狀態(tài)為tc_fsm的一個(gè)臨時(shí)狀態(tài)，當(dāng)處于這個(gè)狀態(tài)時(shí)，此時(shí)指令所選的測(cè)試數(shù)據(jù)寄存器保持之前的狀態(tài)。tc_fsm處于這個(gè)狀態(tài)時(shí)，當(dāng)tck上升沿出現(xiàn)時(shí)，如果tms保持低電平，tc_fsm將進(jìn)入shift_dr狀態(tài)，當(dāng)tms保持高電平，tc_fsm將進(jìn)入irsel狀態(tài)。
[0066]
tc_fsm 處于shift_dr狀態(tài)時(shí)，移位使能信號(hào)shift_dr_en開(kāi)啟，數(shù)據(jù)開(kāi)始從tdi向tdo方向移位，當(dāng)tck上升沿到來(lái)時(shí)，tms如果保持低電平，則tdi到tdo方向的數(shù)據(jù)將繼續(xù)移動(dòng)，若tms保持為高電平，tc_fsm將進(jìn)入update_dr狀態(tài)。
[0067]
update_dr狀態(tài)為數(shù)據(jù)鎖存器刷新?tīng)顟B(tài)，tc_fsm處于這個(gè)狀態(tài)可以將移位寄存器中的值移位到測(cè)試數(shù)據(jù)寄存器的鎖存器中，update_dr_en開(kāi)啟，此過(guò)程需要在tck的下降沿完成。當(dāng)fc_fsm處于update_dr狀態(tài)且tck上升沿出現(xiàn)時(shí)，若tms保持低電平，tc_fsm將回到test_hangs狀態(tài)，當(dāng)tms保持高電平，tc_fsm將切換到drsel狀態(tài)。
[0068]
irsel狀態(tài)為臨時(shí)的一個(gè)狀態(tài)，當(dāng)處于irsel狀態(tài)時(shí)，當(dāng)前指令所選擇的測(cè)試數(shù)據(jù)寄存器保持先前狀態(tài)。當(dāng)tc_fsm處于該狀態(tài)且tck出現(xiàn)上升沿時(shí)，如果tms保持低電平，tc_fsm將進(jìn)入shift_ir狀態(tài)，若tms保持高電平，tc_fsm將回到test_reset狀態(tài)。
[0069]
當(dāng)tc_fsm處于shift_ir狀態(tài)時(shí)，測(cè)試指令將通過(guò)tdi移入指令寄存器模塊中，當(dāng)tck上升沿出現(xiàn)且tms一直保持低電平時(shí)，寄存器模塊中移位寄存器將處于移位狀態(tài)，若tms保持高電平，tc_fsm將進(jìn)入update_ir狀態(tài)。
[0070]
當(dāng)tc_fsm處于update_ir狀態(tài)時(shí)，在tck的下降沿把數(shù)據(jù)從指令寄存器模塊的寄存器更新鎖存到對(duì)應(yīng)的鎖存器中，當(dāng)新的指令得到鎖存后就會(huì)變成當(dāng)前指令。當(dāng)處于update_ir狀態(tài)時(shí)，若tck上升沿到來(lái)且tms保持低電平，tc_fsm將回到test_hangs狀態(tài)，當(dāng)tms保持高電平，tc_fsm將回到drsel狀態(tài)。
[0071]
實(shí)施例3為了更好的對(duì)本發(fā)明方法中采用的技術(shù)效果和可行性加以驗(yàn)證說(shuō)明，本實(shí)施例首先對(duì)fcm控制信號(hào)配置模塊進(jìn)行了仿真實(shí)驗(yàn)，接著對(duì)提出的芯粒進(jìn)行了仿真驗(yàn)證。本芯粒由chip0、chip1和chip2組成。其中chip1包含iscas基準(zhǔn)電路s1423，chip0和chip2包含16k*8bit的sram存儲(chǔ)器。通過(guò)對(duì)芯片集成前和集成后測(cè)試結(jié)果的對(duì)比，驗(yàn)證本發(fā)明方法所具有的真實(shí)效果。
[0072]
（1）fcm控制信號(hào)配置模塊仿真實(shí)驗(yàn)fcm不包含寄存器和鎖存器模式且傳輸方向從fcm_bottom_y到fcm_top_y的配置
信息見(jiàn)圖7，圖7中fcm_bottom_en1、fcm_bottom_en2、fcm_top_en1、fcm_top_en2、from_left_en1、from_left_en2、to_right_en1、to_right_en2、from_right_en1、from_right_en2、to_left_en2和to_left_en1信號(hào)分別依次連接到控制信號(hào)配置模塊的u0至u11端口，對(duì)應(yīng)的使能值為101010001101，其中自鎖信號(hào)1和自鎖信號(hào)2的使能值為1。
[0073]
根據(jù)圖8波形圖所示，左邊框內(nèi)的uo1到uo11的值為101010001101，自鎖信號(hào)1（self_locking_1）和自鎖信號(hào)2（self_locking_2）的值為1，與圖7中的配置信息一致。其中第1部分為配置過(guò)程，tdi在第1部分輸入的是配置信息和自鎖信號(hào)值，此時(shí)fcm所有的控制信號(hào)默認(rèn)為0。當(dāng)配置完成后啟動(dòng)update_dr_en信號(hào)，所有的控制信號(hào)都被更新到鎖存器中，自鎖模塊開(kāi)啟，所有信號(hào)被鎖存并保持穩(wěn)定。波形圖第2部分顯示，自鎖信號(hào)開(kāi)啟后，uo1到uo12所有端口的輸出值都保持穩(wěn)定。該實(shí)驗(yàn)驗(yàn)證了芯粒控制信號(hào)配置模塊實(shí)現(xiàn)對(duì)fcm模塊單向向上不包含寄存器和鎖存器模式傳輸控制。
[0074]
（2）芯粒chip1掃描測(cè)試仿真實(shí)驗(yàn)以圖1中chip1的掃描鏈測(cè)試為例。芯片chip1集成前掃描測(cè)試仿真波形如圖10（a）所示，集成后測(cè)試結(jié)果如圖10（b）所示。在對(duì)集成后chip1中的掃描鏈進(jìn)行測(cè)試前，需要先對(duì)fcm進(jìn)行配置，在配置完成前，掃描測(cè)試輸入的值為空值，因此需要在原始掃描測(cè)試仿真電路增加延時(shí)，保證在延遲時(shí)間內(nèi)完成fcm的配置。圖10（b）中框1顯示了對(duì)fcm的配置信息，框2顯示了fcm配置完成前chip1的test_si1輸入為空值，配置完成后才進(jìn)行數(shù)據(jù)的輸入，測(cè)試過(guò)程為：1）配置fcm：配置連接到掃描測(cè)試端口的所有fcm，保持chip1的test_si1和test_so1線路處于導(dǎo)通狀態(tài)，chip0和chip2的掃描測(cè)試輸入和輸出端口保持截?cái)啵?）輸入測(cè)試激勵(lì)，配置完fcm后，輸入添加了延時(shí)時(shí)間的原始測(cè)試文件進(jìn)行測(cè)試；3）觀察并分析測(cè)試結(jié)果：從圖10（b）中可以觀察到，chip1中的test_si1、test_so1和test_se1信號(hào)被打開(kāi)可以正常輸入測(cè)試數(shù)據(jù)，而chip0和chip2中的掃描輸入和掃描輸出都為截?cái)酄顟B(tài)，test_se信號(hào)正常傳輸；通過(guò)對(duì)比圖10（a）和圖10（b）的仿真波形，可以發(fā)現(xiàn)圖10（b）框外掃描測(cè)試波形與圖10（a）完全一致，由此可以判斷出集成前芯片和集成后芯片測(cè)試結(jié)果完全一致，驗(yàn)證了設(shè)計(jì)的正確性和可行性。
[0075]
（3）芯粒chip0的存儲(chǔ)器測(cè)試仿真實(shí)驗(yàn)以測(cè)試chip0中存儲(chǔ)器為例，圖11（a）為chip0集成前測(cè)試仿真圖，圖11（b）為集成后測(cè)試仿真圖。已知集成前chip0內(nèi)部已經(jīng)存在基于ieee 1687的存儲(chǔ)器內(nèi)建自測(cè)試電路，電路仍復(fù)用原始測(cè)試邏輯，基本測(cè)試過(guò)程為：1）配置fcm：對(duì)chip0下方的fcm1和fcm2配置為向上導(dǎo)通且不包含寄存器和鎖存器的傳輸路徑，保持中介層下方的tdi和tck到chip0的tdi和tck傳輸路徑為導(dǎo)通狀態(tài)。chip1和chip2的tdi和tck則保持截?cái)酄顟B(tài)，無(wú)法接收信號(hào)。從圖11（b）中的仿真波形也可觀察到，chip0中的tdi和tck可以正常傳輸數(shù)據(jù)，而chip1和chip2中的tdi和tck不能傳輸數(shù)據(jù)，避免了不必要的測(cè)試功耗損失。圖11（b）中測(cè)試文件tb0第1部分對(duì)應(yīng)測(cè)試指令和配置信號(hào)，chip0未進(jìn)入測(cè)試狀態(tài)，此時(shí)tdi為高阻態(tài)，當(dāng)配置完fcm后，chip0才開(kāi)始測(cè)試存儲(chǔ)器；2）輸入測(cè)試激勵(lì)：fcm配置完后，開(kāi)始輸入原始存儲(chǔ)器測(cè)試數(shù)據(jù)，此處的測(cè)試文件復(fù)用chip0原始的測(cè)試文件，僅在測(cè)試文件里添加了延時(shí)信息，延遲時(shí)間對(duì)應(yīng)波形第1部分；
3）觀察并分析測(cè)試結(jié)果：從圖11（b）中第2部分可以觀察到，chip0中的go和done信號(hào)可以正常拉起，完成了對(duì)集成后chip0中存儲(chǔ)器的測(cè)試；通過(guò)觀察可以發(fā)現(xiàn)，圖11（b）框外chip0的仿真波形和圖11（a）完全一致，即集成前和集成后芯片測(cè)試結(jié)果相同。上述兩個(gè)測(cè)試結(jié)果有效的驗(yàn)證了本設(shè)計(jì)的正確性和可行性。仿真結(jié)果表明，電路可以實(shí)現(xiàn)對(duì)已有dft硬件的重構(gòu)和復(fù)用，滿足即插即用的策略。
[0076]
所述實(shí)驗(yàn)結(jié)果說(shuō)明了本專利的可行性和實(shí)用性。基于fcm的芯粒測(cè)試電路，可以實(shí)現(xiàn)對(duì)原有dft邏輯的復(fù)用，滿足水平雙線路測(cè)試需求和即插即用的策略，增強(qiáng)了測(cè)試的靈活性和可控性，為芯粒的可測(cè)試設(shè)計(jì)提供了一個(gè)全新的方法。
[0077]
本發(fā)明的描述是為了示例和描述起見(jiàn)而給出的，而并不是無(wú)遺漏的或者將本發(fā)明限于所公開(kāi)的形式。很多修改和變化對(duì)于本領(lǐng)域的普通技術(shù)人員而言是顯然的。選擇和描述實(shí)施例是為了更好說(shuō)明本發(fā)明的原理和實(shí)際應(yīng)用，并且使本領(lǐng)域的普通技術(shù)人員能夠理解本發(fā)明從而設(shè)計(jì)適于特定用途的帶有各種修改的各種實(shí)施例。以上所述僅為本發(fā)明的優(yōu)選方案，并非作為對(duì)本發(fā)明的進(jìn)一步限定，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的各種等效變化均在本發(fā)明的保護(hù)范圍之內(nèi)。
技術(shù)特征：
1.一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述測(cè)試電路位于中介層，所述測(cè)試電路包括若干個(gè)靈活可配置模塊fcm、控制信號(hào)配置模塊、測(cè)試狀態(tài)控制模塊；芯粒內(nèi)有若干待測(cè)小芯片，待測(cè)小芯片的部分測(cè)試信號(hào)分別與對(duì)應(yīng)的靈活可配置模塊fcm上端口連接；芯粒外層部分測(cè)試信號(hào)與對(duì)應(yīng)的靈活可配置模塊fcm下端口連接；所述測(cè)試狀態(tài)控制模塊連接控制信號(hào)配置模塊并發(fā)出測(cè)試控制信號(hào)，實(shí)現(xiàn)對(duì)控制信號(hào)配置模塊內(nèi)控制信號(hào)的配置，進(jìn)而控制靈活可配置模塊fcm的數(shù)據(jù)傳輸方向及靈活可配置模塊fcm的導(dǎo)通或截?cái)啵勾郎y(cè)小芯片進(jìn)入不同的測(cè)試模式。2.根據(jù)權(quán)利要求1所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述中介層電路的靈活可配置模塊fcm為4n個(gè)，其中n的個(gè)數(shù)為芯粒內(nèi)待測(cè)小芯片的個(gè)數(shù)，且n為正整數(shù)；每個(gè)待測(cè)小芯片的測(cè)試數(shù)據(jù)輸入tdi、測(cè)試時(shí)鐘tck、掃描輸出so和掃描輸入si信號(hào)分別接一個(gè)靈活可配置模塊fcm的上端口，接tck信號(hào)的靈活可配置模塊fcm下端口直接接到芯粒外層的tck端口；接第一個(gè)待測(cè)小芯片tdi信號(hào)的靈活可配置模塊fcm，其下端口接芯粒外層的tdi端口；連接其他待測(cè)小芯片tdi信號(hào)的靈活可配置模塊fcm，其下端口接上一級(jí)待測(cè)小芯片的二選一多路復(fù)用器的輸出端；下一級(jí)待測(cè)小芯片tdo的輸出接本級(jí)的二選一多路復(fù)用器的輸入端，本級(jí)多路復(fù)用器的另一個(gè)輸入端口接上一級(jí)二選一多路復(fù)用器的輸出端口，本級(jí)二選一多路復(fù)用器的控制信號(hào)接本級(jí)反相器的輸出端，最后一級(jí)多路復(fù)用器的輸出端接三選一多路復(fù)用器3mux的一個(gè)輸入端口，該三選一多路復(fù)用器的輸出端連接芯粒外層的tdo信號(hào)；連接最后一個(gè)待測(cè)小芯片si的靈活可配置模塊fcm，其下端口接芯粒外層的si信號(hào)；連接最后一個(gè)待測(cè)小芯片so的靈活可配置模塊fcm，其下端口接芯粒外層的so信號(hào)；連接待測(cè)小芯片so和si的相鄰兩個(gè)靈活可配置模塊fcm，其水平方向的輸入端口和輸出端口互連；所有待測(cè)小芯片的tms、trst和se信號(hào)分別與芯粒外層的tms、trst和se信號(hào)直接連接。3.根據(jù)權(quán)利要求2所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，控制信號(hào)配置模塊的輸入端接芯粒最外層tdi信號(hào)，控制信號(hào)配置模塊的輸出端口接三選一多路復(fù)用器3mux的一個(gè)輸入端口；控制信號(hào)配置模塊包含多個(gè)輸出控制信號(hào)，所有的控制信號(hào)分別連接到每個(gè)靈活可配置模塊fcm的控制信號(hào)及所有反相器的輸入端口，控制信號(hào)配置模塊內(nèi)部的移位和更新使能信號(hào)連接測(cè)試狀態(tài)控制模塊。4.根據(jù)權(quán)利要求3所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，測(cè)試狀態(tài)控制模塊的輸入端接芯粒外層的tdi、trst、tms和tck信號(hào)，輸出端連接三選一多路復(fù)用器3mux的一個(gè)輸入端口；所述測(cè)試狀態(tài)控制模塊連接著控制信號(hào)配置模塊并發(fā)出控制信號(hào)，實(shí)現(xiàn)對(duì)控制信號(hào)配置模塊內(nèi)數(shù)據(jù)移位和更新操作，完成控制信號(hào)的配置，進(jìn)而控制靈活可配置模塊fcm的數(shù)據(jù)傳輸方向及靈活可配置模塊fcm的導(dǎo)通或截?cái)唷?.根據(jù)權(quán)利要求1所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述靈活可配置模塊fcm外部有fcm_top_y、fcm_bottom_y、fcm_to_right、fcm_from_left、fcm_from_right和fcm_to_left六個(gè)端口；其中，fcm 模塊上下兩端的fcm_top_y和fcm_bottom_y端口為雙向傳輸端口；fcm_from_left和fcm_from_right端口為輸入端口，fcm_to_right和fcm_to_left為輸出端口；靈活可配置模塊fcm為雙路斜對(duì)稱結(jié)構(gòu)，其對(duì)稱軸為端口fcm_to_right和fcm_to_left
的連線，采用水平雙向傳輸模式時(shí)，fcm模塊左上部分的控制信號(hào)和右下部分的控制信號(hào)完全相同；所述靈活可配置模塊fcm的左上部分包括三態(tài)門(mén)tri1、三態(tài)門(mén)tri2、寄存器a、鎖存器c、多路復(fù)用器fmux1、多路復(fù)用器fmux2、多路復(fù)用器fmux3和多路復(fù)用器fmux4；其中，多路復(fù)用器fmux1、寄存器a、多路復(fù)用器fmux2、鎖存器c、多路復(fù)用器fmux3和多路復(fù)用器fmux4從左往右依次串聯(lián)，即上一級(jí)的輸出連接下一級(jí)的輸入端；多路復(fù)用器fmux1的一個(gè)輸入端連接fcm_from_left端口；多路復(fù)用器fmux4的輸出連接fcm_to_right端口；三態(tài)門(mén)tri1的輸出端連接fcm模塊的fcm_top_y端口，多路復(fù)用器fmux3的輸出端接三態(tài)門(mén)tri1的輸入端；三態(tài)門(mén)tri2的輸入端連接fcm的fcm_top_y端口，其輸出端接多路復(fù)用fmux4的輸入端；靈活可配置模塊fcm的右下部分包括三態(tài)門(mén)tri3、三態(tài)門(mén)tri4、寄存器b、鎖存器d、多路復(fù)用器fmux5、多路復(fù)用器fmux6、多路復(fù)用器fmux7和多路復(fù)用器fmux8；其中，多路復(fù)用器fmux8、鎖存器d、多路復(fù)用器fmux7、寄存器b、多路復(fù)用器fmux6和多路復(fù)用器fmux5從右至左依次串聯(lián)，即上一級(jí)的輸出接下一級(jí)的輸入端；所述多路復(fù)用器fmux1、多路復(fù)用器fmux2、多路復(fù)用器fmux3、多路復(fù)用器fmux4、多路復(fù)用器fmux5、多路復(fù)用器fmux6、多路復(fù)用器fmux7和多路復(fù)用器fmux8均為二選一多路復(fù)用器；多路復(fù)用器fmux8的一個(gè)輸入端連接靈活可配置模塊fcm的下端口fcm_from_right，另一個(gè)輸入端口接多路復(fù)用器fmux4的輸出端口；多路復(fù)用器fmux5的輸出端口分別連接fcm_to_left端口和多路復(fù)用器fmux1的另一個(gè)輸入端口；三態(tài)門(mén)tri3的輸入端接靈活可配置模塊fcm的下端口fcm_bottom_y，其輸出端接多路復(fù)用器fmux5的輸入端口；三態(tài)門(mén)tri4的輸出端接靈活可配置模塊fcm的下端口fcm_bottom_y，其輸入端接多路復(fù)用器fmux6的輸出端。6.根據(jù)權(quán)利要求5所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述靈活可配置模塊fcm有12個(gè)控制信號(hào)，其中fcm_top_en1 、fcm_top_en2、fcm_bottom_en1和fcm_bottom_en2分別為三態(tài)門(mén)tri1、三態(tài)門(mén)tri2、三態(tài)門(mén)tri3、三態(tài)門(mén)tri4的控制信號(hào)，實(shí)現(xiàn)靈活可配置模塊fcm垂直方向fcm_bottom_y和fcm_top_y端口的雙向傳輸；from_left_en1、fcm_left_en2、to_right_en2、to_right_en1、to_left_en2、to_left_en1、from_right_en2和from_right_en1分別為多路復(fù)用器fmux1、多路復(fù)用器fmux2、多路復(fù)用器fmux3、多路復(fù)用器fmux4、多路復(fù)用器fmux5、多路復(fù)用器fmux6、多路復(fù)用器fmux7和多路復(fù)用器fmux8的控制信號(hào)；通過(guò)對(duì)每個(gè)多路復(fù)用器和三態(tài)門(mén)控制端信號(hào)的控制，實(shí)現(xiàn)靈活可配置模塊fcm的不同模式及測(cè)試線路的切換。7.根據(jù)權(quán)利要求5所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述靈活可配置模塊fcm內(nèi)部包含多條傳輸線路，根據(jù)傳輸線路的選擇，分為不包含寄存器、鎖存器模式和包含寄存器、鎖存器模式；所述不包含寄存器、鎖存器模式表示所述靈活可配置模塊fcm內(nèi)部所有傳輸線路都被配置成不包含模式；包含寄存器、鎖存器模式有兩種配置，一種是部分傳輸線路被配置成包含寄存器、鎖存器模式，剩余部分線路不包含，另一種模式是所有傳輸線路都被配置成包含寄存器和鎖存器模式。8.根據(jù)權(quán)利要求3所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述
控制信號(hào)配置模塊包括依次串聯(lián)的自鎖模塊1、信號(hào)配置模塊和自鎖模塊2，自鎖模塊1位于控制信號(hào)配置模塊的初始輸入端，自鎖模塊2位于控制信號(hào)配置模塊的末端；所述信號(hào)配置模塊由多個(gè)測(cè)試數(shù)據(jù)寄存器單元串聯(lián)而成，輸出的信號(hào)數(shù)根據(jù)實(shí)際配置的信號(hào)數(shù)確定，所有的控制信號(hào)分別與對(duì)應(yīng)的靈活可配置模塊fcm控制信號(hào)端連接；所述自鎖模塊1和自鎖模塊2均為一位的測(cè)試數(shù)據(jù)寄存器單元，自鎖模塊1和自鎖模塊2控制著信號(hào)配置模塊內(nèi)數(shù)據(jù)的移位和更新操作。9.根據(jù)權(quán)利要求4所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述測(cè)試狀態(tài)控制模塊包括八位的測(cè)試控制有限狀態(tài)機(jī)tc_fsm和指令寄存器模塊；測(cè)試控制有限狀態(tài)機(jī)tc_fsm包含tms、tck、trst、tdi和tdo五個(gè)端口，其接收 tms和tck的信號(hào)產(chǎn)生譯碼，并生成測(cè)試控制序列，控制所述指令寄存器、控制信號(hào)配置模塊的內(nèi)部數(shù)據(jù)進(jìn)行移入、移出及更新操作；所述指令寄存器模塊的輸入連接芯粒外層tdi端口，其輸出連接所述三選一多路復(fù)用器3mux的一個(gè)輸入端，指令寄存器模塊存放芯粒測(cè)試指令，并輸出3mux的控制信號(hào)。10.根據(jù)權(quán)利要求9所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述測(cè)試控制有限狀態(tài)機(jī)tc_fsm的轉(zhuǎn)換狀態(tài)包括test_rest、test_hangs、drsel、irsel、shift_dr、update_dr、shift_ir、update_ir八個(gè)轉(zhuǎn)換狀態(tài)；所有的狀態(tài)轉(zhuǎn)換以tms在tck上升沿出現(xiàn)的值為依據(jù)，電路所有測(cè)試邏輯的變化都是在tck的上升沿或下降沿進(jìn)行。11.根據(jù)權(quán)利要求1-10任一項(xiàng)所述的一種基于靈活可配置模塊的芯粒測(cè)試電路，其特征在于，所述電路測(cè)試步驟為：步驟1、選擇待測(cè)小芯片作為目標(biāo)小芯片；步驟2、配置靈活可配置模塊fcm，打開(kāi)目標(biāo)小芯片的測(cè)試通路，同時(shí)關(guān)斷其他待測(cè)小芯片的測(cè)試通路；步驟3、復(fù)用原始測(cè)試文件對(duì)目標(biāo)小芯片進(jìn)行存儲(chǔ)器測(cè)試、掃描測(cè)試和邊界掃描測(cè)試；步驟4、完成該目標(biāo)小芯片測(cè)試后，切換其他待測(cè)小芯片繼續(xù)測(cè)試；步驟5、判斷是否完成所有待測(cè)小芯片的測(cè)試，如果未完成，則重復(fù)上述步驟繼續(xù)測(cè)試，直到完成所有待測(cè)小芯片測(cè)試后結(jié)束。
技術(shù)總結(jié)
本發(fā)明涉及超大規(guī)模集成電路可測(cè)性設(shè)計(jì)領(lǐng)域，公開(kāi)了一種基于靈活可配置模塊的芯粒測(cè)試電路，電路核心結(jié)構(gòu)位于中介層，包括靈活可配置模塊FCM、控制信號(hào)配置模塊和測(cè)試狀態(tài)控制模塊；FCM采用雙路斜對(duì)稱結(jié)構(gòu)，實(shí)現(xiàn)水平方向及垂直方向的數(shù)據(jù)傳輸；控制信號(hào)配置模塊連接所有FCM的控制信號(hào)，控制著所有FCM的數(shù)據(jù)傳輸方向以及導(dǎo)通和截?cái)酄顟B(tài)；測(cè)試狀態(tài)控制模塊控制著FCM和控制信號(hào)配置模塊內(nèi)部數(shù)據(jù)的移位和更新操作。本發(fā)明可滿足多種場(chǎng)景芯粒的測(cè)試需求，實(shí)現(xiàn)對(duì)原有DFT測(cè)試邏輯的復(fù)用，滿足芯粒即插即用的策略，提升測(cè)試的靈活性和可控性。提升測(cè)試的靈活性和可控性。提升測(cè)試的靈活性和可控性。
