存儲(chǔ)器系統(tǒng)中的四分之一匹配并行補(bǔ)償?shù)闹谱鞣椒?/h2>
1.本公開涉及存儲(chǔ)器系統(tǒng)中的四分之一匹配并行補(bǔ)償。
背景技術(shù)：
2.高數(shù)據(jù)可靠性、高存儲(chǔ)器存取速度和減小的芯片大小是半導(dǎo)體存儲(chǔ)器所需要的特征。近年來，人們一直在努力在不犧牲可靠性的情況下進(jìn)一步提高存儲(chǔ)器的時(shí)鐘速度，這對(duì)于固定數(shù)目的時(shí)鐘循環(huán)來說會(huì)有效地減少可用于執(zhí)行存儲(chǔ)器操作的絕對(duì)時(shí)間周期。可能阻礙更快時(shí)鐘速度的一個(gè)方面是在存儲(chǔ)器存取操作期間對(duì)存取線充電和放電所花的時(shí)間。隨著時(shí)鐘速度增加，存取線的充電和放電可能會(huì)消耗越來越多的用以執(zhí)行一些存儲(chǔ)器存取操作的分配時(shí)間份額。幫助限定存儲(chǔ)器內(nèi)的總時(shí)延以在輸出處提供來自存儲(chǔ)器單元的數(shù)據(jù)的存儲(chǔ)器存取操作的一個(gè)時(shí)間周期是最小行地址(ras)到列地址(cas)延遲，或trcd。trcd是激活一行存儲(chǔ)器與存取耦合到經(jīng)激活行的一列存儲(chǔ)器單元中的存儲(chǔ)器單元之間所需的最小時(shí)鐘循環(huán)數(shù)。減少trcd可為存儲(chǔ)器裝置提供更多余量。
技術(shù)實(shí)現(xiàn)要素：
3.本公開的一方面涉及一種設(shè)備，其包括：第一多個(gè)缺陷行地址比較電路，每個(gè)缺陷行地址比較電路與存儲(chǔ)器陣列的第一多個(gè)行區(qū)段中的相應(yīng)行區(qū)段相關(guān)聯(lián)且經(jīng)配置以存儲(chǔ)相應(yīng)有缺陷的原始行地址，其中所述第一多個(gè)缺陷行地址比較電路中的每一者經(jīng)配置以將所接收原始行地址與存儲(chǔ)的相應(yīng)有缺陷的原始行地址進(jìn)行比較以提供相應(yīng)匹配信號(hào)；第二多個(gè)缺陷行地址比較電路，每個(gè)缺陷行地址比較電路與所述存儲(chǔ)器陣列的第二多個(gè)行區(qū)段中的相應(yīng)行區(qū)段相關(guān)聯(lián)且經(jīng)配置以將所述所接收原始行地址與相應(yīng)有缺陷的原始行地址進(jìn)行比較以提供相應(yīng)匹配信號(hào)；邏輯樹，其經(jīng)配置以比較來自第一多個(gè)行地址比較電路的相應(yīng)命中信號(hào)以提供第一快速命中信號(hào)，且比較來自第二多個(gè)行地址比較電路的相應(yīng)命中信號(hào)以提供第二快速命中信號(hào)，其中所述邏輯樹進(jìn)一步經(jīng)配置以比較第一和第二快速命中信號(hào)以提供命中信號(hào)；行解碼器，其包括與所述第一多個(gè)行區(qū)段相關(guān)聯(lián)的第一預(yù)解碼器和與所述第二多個(gè)行區(qū)段相關(guān)聯(lián)的第二預(yù)解碼器，其中在存取操作期間：所述第一預(yù)解碼器經(jīng)配置以響應(yīng)于由所述第一多個(gè)缺陷行地址比較電路中的一者提供的所述相應(yīng)命中信號(hào)指示原始行地址匹配所述相應(yīng)有缺陷的原始行地址而使得在與所述相應(yīng)命中信號(hào)相關(guān)聯(lián)的所述第一多個(gè)行區(qū)段中的第一行區(qū)段的相應(yīng)冗余行上發(fā)起第一閾值電壓補(bǔ)償操作；且所述第二預(yù)解碼器經(jīng)配置以在所述第二多個(gè)行區(qū)段中的第二行區(qū)段的原始行對(duì)應(yīng)于所述原始行地址時(shí)與所述第一閾值電壓補(bǔ)償操作并行地使得在所述第二多個(gè)行區(qū)段中的所述第二行區(qū)段的所述原始行上發(fā)起第二閾值電壓補(bǔ)償操作，其中所述第二預(yù)解碼器進(jìn)一步經(jīng)配置以響應(yīng)于所述第一快速命中信號(hào)而防止與所述原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。
4.本公開的另一方面涉及一種設(shè)備，其包括：第一多個(gè)熔絲鎖存器和比較器電路，每個(gè)熔絲鎖存器和比較器電路與第一多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)且經(jīng)配置以存儲(chǔ)相應(yīng)缺陷行地址，其中所述第一多個(gè)熔絲鎖存器和比較器電路中的個(gè)別熔絲鎖存器和比較器
電路各自經(jīng)配置以響應(yīng)于確定所接收原始行地址匹配所述相應(yīng)缺陷行地址而提供相應(yīng)匹配信號(hào)；第二多個(gè)熔絲鎖存器和比較器電路，每個(gè)熔絲鎖存器和比較器電路與第二多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)且經(jīng)配置以存儲(chǔ)相應(yīng)缺陷行地址，其中所述第二多個(gè)熔絲鎖存器和比較器電路中的個(gè)別熔絲鎖存器和比較器電路各自經(jīng)配置以響應(yīng)于確定所接收原始行地址匹配所述相應(yīng)缺陷行地址而提供相應(yīng)匹配信號(hào)；邏輯樹，其經(jīng)配置以比較來自第一多個(gè)熔絲鎖存器和比較器電路的所述相應(yīng)匹配信號(hào)以提供第一快速命中信號(hào)，且比較來自第二多個(gè)熔絲鎖存器和比較器電路的相應(yīng)命中信號(hào)以提供第二快速命中信號(hào)，其中所述邏輯樹進(jìn)一步經(jīng)配置以比較第一和第二快速命中信號(hào)以提供命中信號(hào)；第一預(yù)解碼器，其耦合到所述第一多個(gè)熔絲鎖存器和比較器電路以接收相應(yīng)匹配信號(hào)且接收原始行地址，其中響應(yīng)于相應(yīng)匹配信號(hào)中的一者而使得在與所述第一多個(gè)熔絲鎖存器和比較器電路相關(guān)聯(lián)的第一冗余行上發(fā)起第一閾值電壓補(bǔ)償，其中響應(yīng)于確定經(jīng)解碼原始行地址以所述第一多個(gè)行區(qū)段的第一原始行為目標(biāo)而使得在所述第一原始行上發(fā)起第二閾值電壓補(bǔ)償操作，其中響應(yīng)于所述第一或第二快速命中信號(hào)被設(shè)置，所述第一預(yù)解碼器經(jīng)配置以防止與所述第一原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行；以及第二預(yù)解碼器，其耦合到所述第二多個(gè)熔絲鎖存器和比較器電路，且經(jīng)配置以接收第二匹配信號(hào)且接收所述原始行地址，其中響應(yīng)于所述第一匹配信號(hào)而使得在與所述第二熔絲鎖存器和比較器電路相關(guān)聯(lián)的第二冗余行上發(fā)起第三閾值電壓補(bǔ)償，其中響應(yīng)于確定經(jīng)解碼原始行地址以第二多個(gè)行區(qū)段的第二原始行為目標(biāo)而使得在第二原始行上發(fā)起第四閾值電壓補(bǔ)償操作，其中所述第一或第三閾值電壓補(bǔ)償操作中的至少一者與所述第二或第四閾值電壓補(bǔ)償操作中的至少一者至少部分并行，其中響應(yīng)于所述第一或第二快速命中信號(hào)被設(shè)置，所述第二預(yù)解碼器經(jīng)配置以防止與所述第二原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。
5.本公開的又一方面涉及一種方法，其包括：在第一多個(gè)熔絲鎖存器比較器電路、第二多個(gè)熔絲鎖存器比較器電路、第一預(yù)解碼器和第二預(yù)解碼器處接收與存取操作相關(guān)聯(lián)的原始行地址，其中所述第一多個(gè)熔絲鎖存器和比較器電路中的每一者與第一多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)，且第二多個(gè)熔絲鎖存器和比較器電路中的每一者與第二多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)；響應(yīng)于確定所述原始行地址匹配相應(yīng)缺陷行地址，經(jīng)由所述第一多個(gè)熔絲鎖存器比較器電路提供相應(yīng)第一相應(yīng)匹配信號(hào)；響應(yīng)于確定所述原始行地址匹配相應(yīng)缺陷行地址，經(jīng)由所述第二多個(gè)熔絲鎖存器比較器電路提供相應(yīng)第二匹配信號(hào)；比較從所述第一多個(gè)熔絲鎖存器比較器電路提供的相應(yīng)匹配信號(hào)以提供第一快速命中信號(hào)；比較從所述第二多個(gè)熔絲鎖存器比較器電路提供的相應(yīng)匹配信號(hào)以提供第二快速命中信號(hào)；比較第一和第二快速命中信號(hào)以提供命中信號(hào)；以及并行地，響應(yīng)于從所述第一多個(gè)熔絲鎖存器比較器電路提供的相應(yīng)匹配信號(hào)中的一者，使得經(jīng)由所述第一預(yù)解碼器在與所述第一多個(gè)熔絲鎖存器比較器電路中的一者相關(guān)聯(lián)的第一冗余行上發(fā)起第一閾值電壓補(bǔ)償；以及響應(yīng)于確定所述原始行地址以所述第二多個(gè)行區(qū)段的第一原始行為目標(biāo)，使得經(jīng)由所述第二預(yù)解碼器在所述第一原始行上發(fā)起第二閾值電壓補(bǔ)償操作；以及響應(yīng)于第一或第二快速命中信號(hào)，防止與所述第一原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。
附圖說明
6.圖1是根據(jù)本公開的實(shí)施例的半導(dǎo)體裝置存儲(chǔ)器系統(tǒng)的示意性框圖。
7.圖2是根據(jù)本公開的實(shí)施例的半導(dǎo)體裝置的框圖。
8.圖3是根據(jù)本公開的實(shí)施例的在熔絲地址與行地址之間的熔絲鎖存器電路和匹配比較器的框圖。
9.圖4是根據(jù)本公開的實(shí)施例的預(yù)解碼器電路的一部分的框圖。
10.圖5是根據(jù)本公開的實(shí)施例的rxnom樹的框圖。
11.圖6是根據(jù)本公開的實(shí)施例的預(yù)解碼器電路的一部分的框圖。
12.圖7是根據(jù)本公開的實(shí)施例的主字線驅(qū)動(dòng)器電路的示意性框圖。
13.圖8是根據(jù)本公開的實(shí)施例的fx驅(qū)動(dòng)器電路的示意性框圖。
14.圖9是根據(jù)本公開的實(shí)施例的描繪命中情況并行補(bǔ)償操作的示例性定時(shí)圖的圖解說明。
具體實(shí)施方式
15.本公開描述用以在具有分布式行冗余的存儲(chǔ)器系統(tǒng)中執(zhí)行四分之一匹配并行補(bǔ)償?shù)南到y(tǒng)的實(shí)例。在半導(dǎo)體存儲(chǔ)器中，存儲(chǔ)器陣列可劃分成存儲(chǔ)體，其中每個(gè)存儲(chǔ)體進(jìn)一步劃分成各自具有共同數(shù)目的行的行區(qū)段。一些半導(dǎo)體裝置存儲(chǔ)器可包含存儲(chǔ)器陣列內(nèi)存儲(chǔ)器單元的冗余或修復(fù)行，所述冗余或修復(fù)行可沿著所述行修復(fù)有缺陷的存儲(chǔ)器。所述修復(fù)可通過將存儲(chǔ)器塊中的初始存儲(chǔ)器位置的存儲(chǔ)器地址重新映射到冗余存儲(chǔ)器單元由此修復(fù)有缺陷的初始存儲(chǔ)器位置來實(shí)現(xiàn)。在一些實(shí)例中，冗余行可跨陣列分布，使得一些或所有行區(qū)段具有至少一個(gè)修復(fù)行。在一些實(shí)例中，每個(gè)區(qū)段中的修復(fù)行或多個(gè)修復(fù)行可用以替換存儲(chǔ)體內(nèi)的任何行區(qū)段中的缺陷行。
16.當(dāng)接收到存儲(chǔ)器存取(例如，讀取或?qū)懭?命令時(shí)，存儲(chǔ)器可發(fā)起存儲(chǔ)器存取操作以響應(yīng)于所述命令。對(duì)于讀取操作，存儲(chǔ)器存取操作可包含事件鏈(例如，行地址(ras)鏈)，以使存儲(chǔ)器準(zhǔn)備好從存儲(chǔ)器陣列內(nèi)的原始位置或目標(biāo)位置檢索請(qǐng)求的數(shù)據(jù)，且將請(qǐng)求的數(shù)據(jù)提供給數(shù)據(jù)端以通過數(shù)據(jù)總線傳輸。幫助限定存儲(chǔ)器內(nèi)的總時(shí)延以在輸出處提供來自存儲(chǔ)器單元的數(shù)據(jù)的存儲(chǔ)器存取操作的一個(gè)時(shí)間周期是最小ras到列地址(cas)延遲，或trcd。trcd是激活一行存儲(chǔ)器與存取耦合到經(jīng)激活行的一列存儲(chǔ)器單元中的存儲(chǔ)器單元之間所需的最小時(shí)鐘循環(huán)數(shù)。
17.在一些實(shí)例中，ras鏈的部分可在用于感測(cè)存儲(chǔ)器單元中存儲(chǔ)的數(shù)據(jù)的感測(cè)放大器中執(zhí)行閾值電壓補(bǔ)償。包含閾值電壓補(bǔ)償電路系統(tǒng)的感測(cè)放大器可補(bǔ)償感測(cè)放大器的組件之間的閾值電壓差。對(duì)感測(cè)放大器內(nèi)的電路組件之間的閾值電壓差的補(bǔ)償可提高可靠性。然而，用于補(bǔ)償閾值電壓差的過程可能會(huì)增加trcd，因?yàn)橄蚋袦y(cè)操作添加補(bǔ)償階段可能會(huì)增加完成感測(cè)操作的總時(shí)間。
18.當(dāng)接收到act命令(例如，發(fā)起讀取操作)時(shí)，存儲(chǔ)器可解碼隨著act命令接收到的對(duì)應(yīng)原始行或目標(biāo)行地址，且可確定原始行是否已用冗余行替換。如果是，則存儲(chǔ)器可將act命令存取重新引導(dǎo)到與冗余行相關(guān)聯(lián)的行地址(例如，冗余行地址)。為確定原始行是否已用冗余行替換，存儲(chǔ)器可包含修復(fù)行邏輯樹(例如，rxnom)，所述修復(fù)行邏輯樹包含經(jīng)配置以比較存儲(chǔ)在用于每個(gè)行區(qū)段的熔絲鎖存器中的修復(fù)行地址的邏輯電路系統(tǒng)。確定行冗余的過程可能會(huì)延遲act存取操作。
19.為了減輕行冗余延遲，在確定行冗余的同時(shí)，存儲(chǔ)器可發(fā)起針對(duì)原始行的存取操
作，包含vtc補(bǔ)償操作。另外，響應(yīng)于對(duì)冗余行地址的初始檢測(cè)(例如，命中或與原始行地址的匹配)但在rxnom樹已充分裁定冗余比較之前，存儲(chǔ)器還可與針對(duì)原始行的vtc補(bǔ)償并行地針對(duì)冗余行發(fā)起存取操作，包含vtc補(bǔ)償操作。如果檢測(cè)到命中，則rxnom邏輯樹的輸出可使原始行處的感測(cè)操作暫停，以支持冗余行。
20.然而，在感測(cè)操作可繼續(xù)進(jìn)行之前，行進(jìn)穿過rxnom邏輯樹的信號(hào)的時(shí)延仍可增加延遲。因此，為了進(jìn)一步減少trcd，可使用四分之一匹配rxnom(例如，rxnomfast)信號(hào)以在全rxnom信號(hào)之前暫停原始行感測(cè)操作(例如，使行因子信號(hào)復(fù)位)。這可允許在等待全rxnom信號(hào)完成之前開始字線的激活。
21.如果未檢測(cè)到命中，則不發(fā)起冗余存取操作，且原始行感測(cè)操作繼續(xù)。通過在尚未完全解決冗余時(shí)在原始行和用于替換行的冗余行兩者中并行地發(fā)起vtc補(bǔ)償且在檢測(cè)到命中時(shí)暫停原始行，相比于等待到完成冗余確定之后才激活字線，存儲(chǔ)器可減少存取操作的trcd。另外，與始終執(zhí)行并行vtc補(bǔ)償相比，在未檢測(cè)到冗余行時(shí)跳過并行vtc補(bǔ)償可降低功耗。
22.圖1是根據(jù)本公開的實(shí)施例的半導(dǎo)體裝置100的示意性框圖。舉例來說，半導(dǎo)體裝置100可包含芯片135。芯片135可包含時(shí)鐘輸入電路105、內(nèi)部時(shí)鐘發(fā)生器107、地址命令輸入電路115、地址解碼器120、命令解碼器125、控制電路121、多個(gè)行解碼器130、包含感測(cè)放大器150和傳輸門195的存儲(chǔ)器單元陣列145、多個(gè)列解碼器140、多個(gè)存儲(chǔ)體控制電路128、多個(gè)讀取/寫入放大器165、輸入/輸出(i/o)電路170和電壓發(fā)生器190。半導(dǎo)體裝置100可包含多個(gè)外部端，其包含耦合到命令/地址總線110的地址和命令端、時(shí)鐘端ck和/ck、數(shù)據(jù)端dq、dqs和dm，以及電源端vdd、vss、vddq和vssq。芯片135可安裝在襯底上，例如，存儲(chǔ)器模塊襯底、母板或類似者上。
23.存儲(chǔ)器單元陣列145包含多個(gè)存儲(chǔ)體存儲(chǔ)體0-n，每個(gè)存儲(chǔ)體存儲(chǔ)體0-n包含多個(gè)字線wl、多個(gè)位線bl和布置在多個(gè)字線wl和多個(gè)位線bl的相交處的多個(gè)存儲(chǔ)器單元mc。數(shù)個(gè)存儲(chǔ)體存儲(chǔ)體0-n可包含2、4、8、16個(gè)或任何其它數(shù)目個(gè)存儲(chǔ)體。存儲(chǔ)體存儲(chǔ)體0-n中的每一者可劃分成兩個(gè)或更多個(gè)存儲(chǔ)器平面(例如，列平面)，所述存儲(chǔ)器平面可由來自列解碼器140的列選擇cs信號(hào)選擇。在一些實(shí)例中，存儲(chǔ)體存儲(chǔ)體0-n中的每一者可包含2、4、8、16、32等個(gè)列平面。對(duì)每個(gè)存儲(chǔ)體的字線wl的選擇由對(duì)應(yīng)的行解碼器130執(zhí)行，且位線bl的選擇由對(duì)應(yīng)的列解碼器140執(zhí)行。多個(gè)感測(cè)放大器150針對(duì)其對(duì)應(yīng)的位線bl定位，且耦合到至少一個(gè)相應(yīng)的本地i/o線，所述本地i/o線進(jìn)一步經(jīng)由充當(dāng)開關(guān)的傳輸門tg 195耦合到至少兩個(gè)主i/o線對(duì)中的相應(yīng)一者。在一些實(shí)例中，多個(gè)感測(cè)放大器150可包含補(bǔ)償感測(cè)放大器的組件之間的閾值電壓差的閾值電壓補(bǔ)償電路系統(tǒng)。
24.地址/命令輸入電路115可經(jīng)由命令/地址總線110在命令/地址端處接收來自外部的地址信號(hào)和存儲(chǔ)體地址信號(hào)，且可將地址信號(hào)和存儲(chǔ)體地址信號(hào)傳輸?shù)降刂方獯a器120。地址解碼器120可解碼從地址/命令輸入電路115接收到的地址信號(hào)，且將行地址信號(hào)xadd提供到行解碼器130，且將列地址信號(hào)yadd提供到列解碼器140。地址解碼器120還可接收存儲(chǔ)體地址信號(hào)且將存儲(chǔ)體地址信號(hào)badd提供到行解碼器130和列解碼器140。
25.地址/命令輸入電路115可經(jīng)由命令/地址總線110從外部，例如從命令/地址端處的存儲(chǔ)器控制器105接收命令信號(hào)，且將所述命令信號(hào)提供到命令解碼器125。命令解碼器125可對(duì)命令信號(hào)進(jìn)行解碼，且提供生成各種內(nèi)部命令信號(hào)以提供給行解碼器130、列解碼
器140和存儲(chǔ)體控制電路128。存儲(chǔ)體控制電路128可將行控制信號(hào)和列控制信號(hào)分別提供到行解碼器130和列解碼器140以控制ras鏈的操作定時(shí)。來自存儲(chǔ)體控制電路128的信號(hào)可包含用于選擇字線的行命令信號(hào)、用于選擇位線的列命令信號(hào)，例如讀取命令或?qū)懭朊睿取?br/>26.通常，當(dāng)發(fā)出讀取命令且適時(shí)向行地址和列地址供應(yīng)激活和讀取命令(act/rw)時(shí)，從存儲(chǔ)器單元陣列145中由行地址和列地址指定的存儲(chǔ)器單元讀取讀取數(shù)據(jù)。讀取/寫入放大器165可接收讀取數(shù)據(jù)dq且將讀取數(shù)據(jù)dq提供到io電路170。io電路170可經(jīng)由數(shù)據(jù)端dq將讀取數(shù)據(jù)dq連同在dqs處的數(shù)據(jù)選通信號(hào)和/或在dm處的數(shù)據(jù)掩碼信號(hào)提供到外部。類似地，當(dāng)發(fā)布寫入命令且適時(shí)向行地址和列地址供應(yīng)act和寫入命令r/w時(shí)，且隨后輸入/輸出電路170可接收數(shù)據(jù)端dq處的寫入數(shù)據(jù)、連同在dqs處的數(shù)據(jù)選通信號(hào)和/或在dm處的數(shù)據(jù)掩碼信號(hào)，且經(jīng)由讀取/寫入放大器165將寫入數(shù)據(jù)提供到存儲(chǔ)器單元陣列145。因此，寫入數(shù)據(jù)可寫入由行地址和列地址指定的存儲(chǔ)器單元中。
27.在一些實(shí)例中，存儲(chǔ)器單元陣列145的存儲(chǔ)體0-n可劃分成行區(qū)段，其中每個(gè)行區(qū)段具有共同數(shù)目的初始行。另外，存儲(chǔ)器單元陣列145可進(jìn)一步包含跨存儲(chǔ)器單元陣列145的每個(gè)行區(qū)段分布的存儲(chǔ)器單元的冗余或修復(fù)行，其可用于修復(fù)有缺陷的初始行。所述修復(fù)通過將初始行的存儲(chǔ)器地址重新映射到冗余存儲(chǔ)器單元來實(shí)現(xiàn)。在一些實(shí)例中，冗余行可跨存儲(chǔ)器單元陣列145分布，使得一些或所有行區(qū)段具有至少一個(gè)修復(fù)行。在一些實(shí)例中，每個(gè)行區(qū)段中的冗余行或多個(gè)冗余行可用以替換另一行區(qū)段中的缺陷行。
28.因此，如上文所解釋，當(dāng)接收到存儲(chǔ)器存取(例如，讀取或?qū)懭?命令時(shí)，半導(dǎo)體裝置可發(fā)起存儲(chǔ)器存取操作以對(duì)所述命令作出響應(yīng)。對(duì)于讀取操作，存儲(chǔ)器存取操作可包含事件鏈(例如，行地址(ras)鏈)，以使半導(dǎo)體裝置100準(zhǔn)備好從存儲(chǔ)器單元陣列145內(nèi)的原始位置或目標(biāo)位置檢索請(qǐng)求的數(shù)據(jù)，且將請(qǐng)求的數(shù)據(jù)提供給數(shù)據(jù)端dq以通過數(shù)據(jù)總線傳輸。幫助限定存儲(chǔ)器內(nèi)的總時(shí)延以在輸出處提供來自存儲(chǔ)器單元的數(shù)據(jù)的存儲(chǔ)器存取操作的一個(gè)時(shí)間周期是最小ras到列地址(cas)延遲，或trcd。trcd是激活一行存儲(chǔ)器與存取耦合到經(jīng)激活行的一列存儲(chǔ)器單元中的存儲(chǔ)器單元之間所需的最小時(shí)鐘循環(huán)數(shù)。
29.當(dāng)接收到讀取命令時(shí)，命令解碼器125可將act命令提供到行解碼器130、列解碼器140，且提供到存儲(chǔ)體控制電路128。作為響應(yīng)，存儲(chǔ)體控制電路128可將行控制信號(hào)和列控制信號(hào)分別提供到行解碼器130和列解碼器。行解碼器130可包含經(jīng)配置以對(duì)所接收原始行地址xadd進(jìn)行解碼以確定激活哪個(gè)字線的多個(gè)預(yù)解碼器電路。所述多個(gè)預(yù)解碼器中的每一者可與存儲(chǔ)器存儲(chǔ)體存儲(chǔ)體0-n的行區(qū)段的子集相關(guān)聯(lián)。
30.另外，行解碼器130可包含經(jīng)配置以存儲(chǔ)從熔絲陣列129接收的缺陷行地址的熔絲鎖存器。在一些實(shí)例中，熔絲陣列129可將包含缺陷行地址的熔絲陣列數(shù)據(jù)提供到行解碼器130的熔絲鎖存器以作為通電或重啟/復(fù)位序列的部分。可為每個(gè)替換行分配一組熔絲鎖存器。行解碼器130可包含經(jīng)配置以比較接收的對(duì)應(yīng)原始行或目標(biāo)行地址與讀取命令以確定原始行是否已用冗余行替換的行冗余比較邏輯樹(例如，rxnom樹)。如果是，則rxnom樹可使多個(gè)預(yù)解碼器中的相應(yīng)預(yù)解碼器將讀取命令存取重新引導(dǎo)到與冗余行相關(guān)聯(lián)的行地址(例如，冗余行地址)。確定行冗余的過程可能會(huì)延遲讀取存取操作。
31.因此，為了減輕行冗余延遲，在確定行冗余的同時(shí)，多個(gè)預(yù)解碼器中的對(duì)應(yīng)原始行預(yù)解碼器可發(fā)起針對(duì)原始行的存取操作，包含vtc補(bǔ)償操作。另外，響應(yīng)于對(duì)冗余行地址的
初始檢測(cè)(例如，命中或與原始行地址的匹配)但在rxnom樹已充分裁定冗余比較之前，多個(gè)預(yù)解碼器中的對(duì)應(yīng)原始行預(yù)解碼器還可與針對(duì)原始行的存取操作并行地針對(duì)冗余行發(fā)起存取操作，包含vtc補(bǔ)償操作。如果檢測(cè)到命中，則rxnom邏輯樹的輸出可使原始行預(yù)解碼器進(jìn)行的存取操作暫停，以支持冗余行預(yù)解碼器。在一些實(shí)例中，感測(cè)操作可在激活用于原始行字線的字線之前暫停。
32.然而，在感測(cè)操作可繼續(xù)進(jìn)行之前，行進(jìn)穿過rxnom邏輯樹的信號(hào)的時(shí)延仍可增加延遲。因此，為了進(jìn)一步減少trcd，可使用四分之一匹配rxnom(例如，rxnomfast)信號(hào)以在全rxnom信號(hào)之前暫停原始行感測(cè)操作(例如，使行因子信號(hào)復(fù)位)。這可允許在等待全rxnom信號(hào)完成之前開始字線的激活。
33.如果未檢測(cè)到命中，則可不針對(duì)冗余行發(fā)起激活操作，且原始行預(yù)解碼器存取操作可繼續(xù)。通過在尚未完全解決冗余時(shí)在原始行和用于替換行的冗余行兩者中并行地發(fā)起vtc補(bǔ)償且在檢測(cè)到命中時(shí)暫停原始行，相比于等待到完成冗余確定之后才激活字線，存儲(chǔ)器可減少存取操作的trcd。另外，與始終執(zhí)行并行vtc補(bǔ)償相比，在未檢測(cè)到冗余行時(shí)跳過并行vtc補(bǔ)償可降低功耗。
34.轉(zhuǎn)而解釋包含于半導(dǎo)體裝置100中的外部端，時(shí)鐘端ck和/ck可分別接收外部時(shí)鐘信號(hào)和互補(bǔ)外部時(shí)鐘信號(hào)。外部時(shí)鐘信號(hào)(包含互補(bǔ)外部時(shí)鐘信號(hào))可被供應(yīng)到時(shí)鐘輸入電路105。時(shí)鐘輸入電路105可接收外部時(shí)鐘信號(hào)，且生成內(nèi)部時(shí)鐘信號(hào)iclk。時(shí)鐘輸入電路105可將內(nèi)部時(shí)鐘信號(hào)iclk提供到內(nèi)部時(shí)鐘發(fā)生器107。內(nèi)部時(shí)鐘發(fā)生器107可基于接收到的內(nèi)部時(shí)鐘信號(hào)iclk和來自地址/命令輸入電路115的時(shí)鐘啟用信號(hào)cke而生成相控內(nèi)部時(shí)鐘信號(hào)lclk。雖然不限于此，但dll電路可被用作內(nèi)部時(shí)鐘發(fā)生器107。內(nèi)部時(shí)鐘發(fā)生器107可將相控內(nèi)部時(shí)鐘信號(hào)lclk提供到io電路170。io電路170可使用相控內(nèi)部時(shí)鐘信號(hào)lclk作為定時(shí)信號(hào)以用于確定讀取數(shù)據(jù)的輸出定時(shí)。
35.電源端可接收電源電壓vdd和vss。這些電源電壓vdd和vss可被供應(yīng)到電壓發(fā)生器電路190。電壓發(fā)生器電路190可基于電源電壓vdd和vss生成各種內(nèi)部電壓vpp、vod、vary、vperi等。內(nèi)部電壓vpp主要在行解碼器130中使用，內(nèi)部電壓vod和vary主要在包含在存儲(chǔ)器單元陣列145中的感測(cè)放大器150中使用，且內(nèi)部電壓vperi在許多其它電路塊中使用。電源端還可接收電源電壓vddq和vssq。io電路170可接收電源電壓vddq和vssq。舉例來說，電源電壓vddq和vssq可以是分別與電源電壓vdd和vss相同的電壓。然而，專用電源電壓vddq和vssq可用于io電路170。
36.圖2是根據(jù)本公開的實(shí)施例的半導(dǎo)體裝置200的框圖。半導(dǎo)體裝置200可包含具有被劃分為預(yù)解碼器行區(qū)段組212(0)-(4)的行區(qū)段0到52的存儲(chǔ)器陣列墊210和行解碼器(例如，包含熔絲鎖存器和比較器214(0)-(52)、rxnom樹220、預(yù)解碼器230(0)-(3)和x解碼器250)。行解碼器可耦合到主字線驅(qū)動(dòng)器260和fx驅(qū)動(dòng)器270。在一些實(shí)例中，圖1的行解碼器130可實(shí)施圖2的行解碼器。
37.存儲(chǔ)器陣列墊210可包含存儲(chǔ)器單元的53個(gè)行區(qū)段，其中每個(gè)行區(qū)段包含存儲(chǔ)器單元的多個(gè)原始行。另外，53個(gè)行區(qū)段中的一些或全部可包含用于修復(fù)53個(gè)行區(qū)段中的任一者中的存儲(chǔ)器單元的缺陷行的存儲(chǔ)器單元的至少一個(gè)冗余行。53個(gè)行區(qū)段的相應(yīng)一或多個(gè)冗余行各自可與熔絲鎖存器和比較器214(0)-(52)中的相應(yīng)一者相關(guān)聯(lián)。熔絲鎖存器和比較器214(0)-(52)可經(jīng)配置以在所述區(qū)段中的冗余行已被分配以替換與缺陷行地址相關(guān)
聯(lián)的存儲(chǔ)器單元的缺陷行時(shí)存儲(chǔ)相應(yīng)缺陷行地址，以及比較所接收行地址ra以確定目標(biāo)行或原始行是否匹配缺陷行。當(dāng)熔絲鎖存器和比較器214(0)-(52)中的相應(yīng)一者檢測(cè)到匹配時(shí)，可提供s0-s52匹配信號(hào)。為了清楚起見，圖2僅描繪了s0和s52匹配信號(hào)，但應(yīng)理解，每個(gè)熔絲鎖存器和比較器214(0)-(52)都可提供s0-s52匹配信號(hào)中的相應(yīng)一者。
38.53個(gè)行區(qū)段的相應(yīng)子集可一起分組在預(yù)解碼器行區(qū)段組212(0)-(4)中。舉例來說，每個(gè)預(yù)解碼器行區(qū)段組212(0)-(4)可包含存儲(chǔ)器陣列墊210的相應(yīng)13或14個(gè)行。每個(gè)預(yù)解碼器行區(qū)段組212(0)-(4)可耦合到預(yù)解碼器230(0)-(3)中的相應(yīng)一者以提供s0-s52匹配信號(hào)。舉例來說，預(yù)解碼器行區(qū)段組212(0)可耦合到預(yù)解碼器230(0)，預(yù)解碼器行區(qū)段組212(1)可耦合到預(yù)解碼器230(1)等。雖然圖2中描繪了四個(gè)預(yù)解碼器行區(qū)段組212(0)-(3)和四個(gè)預(yù)解碼器230(0)-(3)，但應(yīng)了解，在存儲(chǔ)器陣列墊210和行解碼器中可存在多于或少于四個(gè)預(yù)解碼器行區(qū)段組和預(yù)解碼器。
39.另外，每個(gè)預(yù)解碼器行區(qū)段組212(0)-(4)可耦合到rxnom樹220以提供s0-s52匹配信號(hào)。rxnom樹220可包含用于比較所有s0-s52匹配信號(hào)以向預(yù)解碼器230(0)-(3)提供rxnom信號(hào)的邏輯。rxnom信號(hào)可指示是否存在關(guān)于行地址ra的替換行的命中或未命中。另外，rxnom樹220可經(jīng)配置以向預(yù)解碼器230(0)-(3)提供相應(yīng)的四分之一匹配信號(hào)rxnomfast0-3。每個(gè)rxnomfast0-3信號(hào)表示s0-s52匹配信號(hào)的部分比較。舉例來說，rxnomfast0信號(hào)可表示s0-s12信號(hào)的比較，rxnomfast1信號(hào)可表示s13-s25信號(hào)的比較，rxnomfast2信號(hào)可表示s26-s38信號(hào)的比較，且rxnomfast3信號(hào)可表示s39-s52信號(hào)的比較。
40.預(yù)解碼器230(0)-(3)中的每一者都可接收指示存取操作的原始行或目標(biāo)行的行地址ra、rxnomfast0-3信號(hào)中的相應(yīng)一者、rxnom信號(hào)、s0-s52匹配信號(hào)的相應(yīng)子集以及區(qū)段啟用信號(hào)secen(例如，從例如圖1的存儲(chǔ)體控制電路128等存儲(chǔ)體控制電路接收)。預(yù)解碼器230(0)-(3)可經(jīng)配置以對(duì)接收到的信號(hào)進(jìn)行解碼以設(shè)置行因子信號(hào)。舉例來說，響應(yīng)于secen信號(hào)，當(dāng)預(yù)解碼器230(0)-(3)中的相應(yīng)一者(例如，原始行預(yù)解碼器)檢測(cè)到原始行地址ra以指派的預(yù)解碼器行區(qū)段組212(0)-(3)中的一行存儲(chǔ)器單元為目標(biāo)時(shí)，原始行預(yù)解碼器可設(shè)置相應(yīng)的行因子rf0-3信號(hào)以開始對(duì)存儲(chǔ)器單元的原始行進(jìn)行存取操作，所述存取操作以vtc補(bǔ)償操作開始。另外，響應(yīng)于secen信號(hào)，當(dāng)預(yù)解碼器230(0)-(3)的相應(yīng)一者(例如，冗余行預(yù)解碼器)接收到指示命中(例如，原始行有缺陷，且已用對(duì)應(yīng)于s0-s52匹配信號(hào)的行區(qū)段中的冗余行替換)的s0-s52匹配信號(hào)中的相應(yīng)一者時(shí)，指派的冗余行預(yù)解碼器可設(shè)置相應(yīng)的行因子rf0-3信號(hào)，以開始對(duì)存儲(chǔ)器單元的冗余行進(jìn)行存取操作，所述存取操作以vtc補(bǔ)償操作開始。如果s0-s52匹配信號(hào)中沒有一個(gè)指示命中，則預(yù)解碼器230(0)-(3)可不發(fā)起冗余行存取操作。當(dāng)s0-s52信號(hào)中的任一者指示命中時(shí)，命中信號(hào)可流過rxnom樹220，以在rxnomfast0-3信號(hào)中的對(duì)應(yīng)一者上和rxnom信號(hào)上提供命中指示。響應(yīng)于rxnomfast0-3信號(hào)中的對(duì)應(yīng)一者指示命中，相應(yīng)預(yù)解碼器230(0)-(3)可停止原始行存取操作，以支持與冗余行相關(guān)聯(lián)的存取操作。另外，當(dāng)rxnom信號(hào)指示命中時(shí)，原始行預(yù)解碼器可進(jìn)一步停止原始行存取操作，以支持與冗余行相關(guān)聯(lián)的存取操作。
41.x解碼器250可接收行因子信號(hào)，且可向主字線驅(qū)動(dòng)器260和fx驅(qū)動(dòng)器270提供所述行因子信號(hào)和其它控制信號(hào)。響應(yīng)于激活信號(hào)r1ac(例如，從例如圖1的存儲(chǔ)體控制電路128等存儲(chǔ)體控制電路接收)，主字線驅(qū)動(dòng)器260可經(jīng)配置以激活與原始行和/或冗余行相關(guān)聯(lián)
的主字線。fx驅(qū)動(dòng)器270可經(jīng)配置以向與原始行和/或冗余行相關(guān)聯(lián)的陣列區(qū)段提供控制信號(hào)。
42.在操作中，熔絲鎖存器和比較器214(0)-(52)中的每一者可被分配給存儲(chǔ)器單元的一個(gè)冗余行，所述冗余行可用于替換有缺陷的存儲(chǔ)器單元原始行。在初始化序列期間(例如，作為通電或復(fù)位操作的部分)，熔絲陣列可向相應(yīng)的一或多個(gè)熔絲鎖存器和比較器214(0)-(52)提供熔絲數(shù)據(jù)，以指示相應(yīng)有缺陷的存儲(chǔ)器行的經(jīng)指派替換。作為響應(yīng)，一或多個(gè)熔絲鎖存器和比較器214(0)-(52)可鎖存接收到的有缺陷的原始行地址。
43.當(dāng)接收到以存儲(chǔ)器陣列墊210的原始行為目標(biāo)的act命令時(shí)，將行地址ra提供給熔絲鎖存器和比較器214(0)-(52)以及預(yù)解碼器230(0)-(3)。預(yù)解碼器電路230(0)-(3)可對(duì)原始行地址ra進(jìn)行解碼，且響應(yīng)于secen信號(hào)，預(yù)解碼器電路230(0)-(3)中與原始行地址ra相關(guān)聯(lián)的相應(yīng)一者(原始行預(yù)解碼器)設(shè)置相應(yīng)的rf0-3信號(hào)以發(fā)起存取操作，包含vtc補(bǔ)償。
44.與預(yù)解碼器230(0)-(3)對(duì)原始行地址ra的解碼并行地，熔絲鎖存器和比較器214(0)-(52)可將原始行地址ra與鎖存的缺陷行地址進(jìn)行比較。當(dāng)檢測(cè)到匹配或命中時(shí)，熔絲鎖存器和比較器214(0)-(52)中的相應(yīng)一者可向rxnom樹220和預(yù)解碼器230(0)-(3)中的相關(guān)聯(lián)預(yù)解碼器(冗余行預(yù)解碼器)提供指示命中的相應(yīng)s0-s52匹配信號(hào)。響應(yīng)于指示命中的相應(yīng)s0-s52匹配信號(hào)，冗余行預(yù)解碼器可設(shè)置相應(yīng)rf0-3信號(hào)，以發(fā)起針對(duì)冗余行的存取操作，包含vtc補(bǔ)償。
45.同樣響應(yīng)于相應(yīng)s0-s52匹配信號(hào)指示命中，rxnom樹220可設(shè)置rxnomfast0-3信號(hào)中的一者和rxnom信號(hào)以指示命中。由于rxnom包含邏輯樹，因此s0-s52匹配信號(hào)中的一者上的命中指示可在預(yù)解碼器230(0)-(3)處接收到指示命中的相應(yīng)rxnomfast0-3信號(hào)和指示命中的rxnom信號(hào)之前到達(dá)冗余行預(yù)解碼器230(0)-(3)。
46.當(dāng)在原始行預(yù)解碼器處接收到指示命中的rxnomfast0-3信號(hào)時(shí)，原始行預(yù)解碼器可使rf0-3信號(hào)中的某些信號(hào)復(fù)位以停止對(duì)原始行的存取操作，以支持與冗余行相關(guān)聯(lián)的存取操作。另外，當(dāng)在原始行預(yù)解碼器處接收到指示命中的rxnom信號(hào)時(shí)，原始行預(yù)解碼器可復(fù)位其它rf0-3信號(hào)以停止對(duì)原始行的存取操作，以支持與冗余行相關(guān)聯(lián)的存取操作。然而，由于在rxnom信號(hào)上的命中指示之前已在預(yù)解碼器230(0)-(3)處接收到rxnomfast0-3信號(hào)上的命中指示，因此與依賴rxnom信號(hào)相比，使用rxnomfast0-3信號(hào)來停止對(duì)原始行的存取操作可減少trcd。
47.如果熔絲鎖存器和比較器214(0)-(52)未檢測(cè)到命中，則預(yù)解碼器230(0)-(3)可不開始冗余行存取操作，且rxnom將指示未命中以允許與原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。
48.x解碼器250可接收rf0-3信號(hào)，且可向主字線驅(qū)動(dòng)器260中的相應(yīng)一者和fx驅(qū)動(dòng)器270中的相應(yīng)一者提供控制信號(hào)。響應(yīng)于控制信號(hào)和r1ac信號(hào)，主字線驅(qū)動(dòng)器260中的相應(yīng)一者和fx驅(qū)動(dòng)器270中的相應(yīng)一者可執(zhí)行存取操作。由于在命中情況下發(fā)生并行存取操作，因此r1ac信號(hào)可被延遲，直到rxnom樹220完全裁定s0-s52信號(hào)以檢測(cè)命中，以便避免激活兩個(gè)字線。通過正在確定冗余時(shí)在原始行和冗余行中并行發(fā)起vtc補(bǔ)償，與等待到冗余確定完成之后才開始感測(cè)操作相比，半導(dǎo)體裝置200可減少存取操作的trcd。另外，與始終執(zhí)行并行vtc補(bǔ)償相比，在未檢測(cè)到冗余行時(shí)跳過并行vtc補(bǔ)償可降低功耗。
49.圖3是根據(jù)本公開的實(shí)施例的在熔絲地址和行地址之間的熔絲鎖存器電路和匹配比較器300的框圖。熔絲地址和行地址之間的熔絲鎖存器電路和匹配比較器300包含各自耦合到相應(yīng)比較器320(0)-(m)的熔絲鎖存器1-m 310(0)-(m)。在一些實(shí)例中，圖1的行解碼器130和/或圖二的熔絲鎖存器和比較器214(0)-(52)可實(shí)施熔絲地址和行地址之間的熔絲鎖存器電路和匹配比較器300。
50.熔絲鎖存器1-m 310(0)-(m)中的每一者可經(jīng)配置以在對(duì)應(yīng)行區(qū)段中的冗余行已被分配來替換與缺陷行地址相關(guān)聯(lián)的存儲(chǔ)器單元的缺陷行時(shí)存儲(chǔ)相應(yīng)缺陷行地址。在初始化序列期間(例如，作為通電或復(fù)位操作的部分)，可經(jīng)由熔絲陣列數(shù)據(jù)1-m信號(hào)從熔絲陣列提供缺陷行地址。在存取操作期間，熔絲比較器1-m 320(0)-(m)中的每一者可將原始行地址ra與來自熔絲鎖存器310(0)-(m)中的對(duì)應(yīng)熔絲鎖存器的鎖存行地址進(jìn)行比較。
51.熔絲比較器1-m 320(0)-(m)可基于比較而提供相應(yīng)的s0-sm匹配信號(hào)。舉例來說，熔絲比較器1-m 320(0)-(m)可在檢測(cè)到匹配(例如，命中)時(shí)提供具有第一值的相應(yīng)s0-sm匹配信號(hào)，且可在未檢測(cè)到匹配(例如，未命中)時(shí)提供具有第二值的相應(yīng)s0-sm匹配信號(hào)。在一些實(shí)例中，可復(fù)位s0-sm匹配信號(hào)以指示存取操作之間的未命中。在一些實(shí)例中，熔絲比較器1-m 320(0)-(m)可包含逐位xor邏輯樹以執(zhí)行比較。可將s0
??
sm匹配信號(hào)提供到rxnom樹和相應(yīng)預(yù)解碼器。
52.圖4是根據(jù)本公開的實(shí)施例的預(yù)解碼器電路400的一部分的框圖。預(yù)解碼器電路400的部分可包含rf345解碼器電路410、rf678解碼器電路420、rf910解碼器電路430、rf1415解碼器電路440和rf16解碼器電路450。預(yù)解碼器電路400的部分可經(jīng)配置以提供行因子(rf)信號(hào)的子集。在一些實(shí)例中，圖1的行解碼器130和/或預(yù)解碼器230(0)-(3)可各自實(shí)施預(yù)解碼器電路400的部分。
53.rf1415解碼器電路440可包含經(jīng)配置以接收rxnom信號(hào)、行地址ra《15:14》位和其它控制信號(hào)的解碼邏輯442。響應(yīng)于rxnom信號(hào)、行地址ra《15:14》位和其它控制信號(hào)，解碼邏輯442可提供行因子塊啟用信號(hào)rf1415blken以指示目標(biāo)存儲(chǔ)器墊。在一些實(shí)例中，當(dāng)在rxnom信號(hào)(例如，邏輯低值)上指示命中時(shí)，解碼邏輯442可停用rf1415blken信號(hào)。rf1415解碼器電路440可進(jìn)一步包含經(jīng)配置以響應(yīng)于secen信號(hào)而控制將rf1415blken信號(hào)釋放到rf1415解碼器電路440的輸出的定時(shí)的nand門444。rf1415blken信號(hào)可由rf345解碼器電路410、rf678解碼器電路420、rf910解碼器電路430和rf16解碼器電路450使用。
54.rf345解碼器電路410可包含經(jīng)配置以接收rxnom信號(hào)、行地址ra《5:3》位和rf1415blken信號(hào)的解碼邏輯412。響應(yīng)于rxnom信號(hào)、行地址ra《5:3》位、rf1415blken信號(hào)，解碼邏輯412可提供行因子345信號(hào)rf345以控制主字線驅(qū)動(dòng)器(例如，圖2的主字線驅(qū)動(dòng)器260)。在一些實(shí)例中，當(dāng)在rxnom信號(hào)(例如，邏輯低值)上指示命中時(shí)，解碼邏輯412可停用rf345信號(hào)。rf345解碼器電路410可進(jìn)一步包含經(jīng)配置以響應(yīng)于secen信號(hào)而控制將rf345信號(hào)釋放到rf345解碼器電路410的輸出的nand門414。
55.rf678解碼器電路420可包含經(jīng)配置以接收nand門404的輸出、行地址ra《8:6》位和rf1415blken信號(hào)的解碼邏輯422。nand門404可接收反相rxnom信號(hào)和rxnomfast信號(hào)，且可應(yīng)用nand邏輯以提供輸出。響應(yīng)于nand門404的輸出、行地址ra《8:6》位和rf1415blken信號(hào)，解碼邏輯422可提供行因子678信號(hào)rf678以控制主字線驅(qū)動(dòng)器(例如，圖2的主字線驅(qū)動(dòng)器260)。在一些實(shí)例中，當(dāng)在rxnom信號(hào)(例如，邏輯低值)上指示命中時(shí)，解碼邏輯422可停
用rf678信號(hào)。rf678解碼器電路420可進(jìn)一步包含經(jīng)配置以響應(yīng)于secen信號(hào)而控制將rf678信號(hào)釋放到rf678解碼器電路420的輸出的nand門424。
56.rf910解碼器電路430可包含經(jīng)配置以接收nand門406的輸出、行地址ra《10:9》位和rf1415blken信號(hào)的解碼邏輯432。nand門406可接收反相rxnom信號(hào)和rxnomfast信號(hào)，且可應(yīng)用nand邏輯以提供輸出。響應(yīng)于nand門406的輸出、行地址ra《10:9》位和rf1415blken信號(hào)，解碼邏輯432可提供行因子910信號(hào)rf910以控制主字線驅(qū)動(dòng)器(例如，圖2的主字線驅(qū)動(dòng)器260)。rf910解碼器電路430可進(jìn)一步包含經(jīng)配置以響應(yīng)于secen信號(hào)而控制將rf910信號(hào)釋放到rf910解碼器電路430的輸出的nand門434。
57.rf16解碼器電路450可包含經(jīng)配置以接收nand門408的輸出、行地址ra《16》位、rf1415blken信號(hào)和其它控制信號(hào)的解碼邏輯452。nand門408可接收反相rxnom信號(hào)和rxnomfast信號(hào)，且可應(yīng)用nand邏輯以提供輸出。響應(yīng)于nand門408的輸出、行地址ra《16》位、rf1415blken信號(hào)和其它控制信號(hào)，解碼邏輯442可提供行因子16《1:0》信號(hào)rf16《1:0》以控制主字線驅(qū)動(dòng)器(例如，圖2的主字線驅(qū)動(dòng)器260)。在一些實(shí)例中，當(dāng)在rxnom(例如，邏輯低值)或rxnomfast(例如，邏輯高值)信號(hào)上指示命中時(shí)，解碼邏輯452可停用rf16《1:0》信號(hào)。rf16解碼器電路450可進(jìn)一步包含經(jīng)配置以響應(yīng)于secen信號(hào)而控制將rf16《1:0》信號(hào)釋放到rf16解碼器電路450的輸出的nand門454和反相器456。
58.圖5是根據(jù)本公開的實(shí)施例的rxnom樹500的框圖。rxnom樹500可包含rxnom比較樹510、反相器512、鎖存器520和多路復(fù)用器530。rxnom樹500可經(jīng)配置以提供rxnom信號(hào)。在一些實(shí)例中，圖1的行解碼器130和/或rxnom樹220可實(shí)施rxnom樹500。
59.rxnom比較樹510經(jīng)配置以比較熔絲鎖存器比較匹配信號(hào)s0-sm匹配(例如，圖2的s0-52匹配信號(hào)和/或圖3的s0-sm匹配信號(hào))以提供rxnom比較信號(hào)。rxnom比較信號(hào)可指示s0-sm匹配信號(hào)中的任一者是否指示有缺陷的原始行地址的替換的命中。在一些實(shí)例中，rxnom比較樹510可包含逐位xor邏輯樹以執(zhí)行比較。可將(例如，經(jīng)由反相器512)反相的rxnom比較信號(hào)提供到鎖存器520和多路復(fù)用器530中的每一者。鎖存器520可經(jīng)配置以響應(yīng)于rxnom時(shí)鐘信號(hào)(例如，由例如圖1的存儲(chǔ)體控制電路128等存儲(chǔ)體控制邏輯提供)而鎖存rxnom比較信號(hào)。鎖存器520可經(jīng)配置以響應(yīng)于secen信號(hào)而復(fù)位輸出。可將鎖存器520的輸出提供到多路復(fù)用器530。
60.多路復(fù)用器530可經(jīng)配置以基于并行補(bǔ)償啟用信號(hào)而提供反相器512的輸出或鎖存器520的輸出中的一者作為rxnom信號(hào)。舉例來說，當(dāng)停用并行補(bǔ)償時(shí)，多路復(fù)用器530可提供反相器512的輸出作為rxnom信號(hào)。當(dāng)啟用并行補(bǔ)償時(shí)，多路復(fù)用器530可提供鎖存器520的輸出作為rxnom信號(hào)。由于鎖存器520的輸出在經(jīng)由secen信號(hào)開始新的存取操作時(shí)復(fù)位，因此可屏蔽來自上一存取操作的rxnom比較樹510的剩余輸出，以避免在啟用并行補(bǔ)償時(shí)中斷下一存取操作。
61.圖6是根據(jù)本公開的實(shí)施例的預(yù)解碼器電路600的一部分的框圖。預(yù)解碼器電路600的部分可包含耦合到原始或冗余區(qū)段多路復(fù)用器電路620的原始區(qū)段解碼器電路610。預(yù)解碼器電路600的部分可經(jīng)配置以提供行因子313信號(hào)rp313。在一些實(shí)例中，圖1的行解碼器130和/或預(yù)解碼器230(0)-(3)可各自實(shí)施預(yù)解碼器電路600的部分。
62.原始區(qū)段解碼器電路610可經(jīng)配置以接收行地址位ra《13:3》且提供初始rp313信號(hào)rf313p。rp313p信號(hào)可指示原始行包含在由預(yù)解碼器電路600管理的行的子集中。
63.原始或冗余區(qū)段多路復(fù)用器電路620可經(jīng)配置以接收rp313p信號(hào)，連同rf1415blken信號(hào)(例如，來自圖4的rf1415解碼器電路440)、sx匹配信號(hào)(例如，來自圖2的s0-s53匹配信號(hào)，和/或圖3和5的s0-sm匹配信號(hào))以及secen信號(hào)。原始或冗余區(qū)段多路復(fù)用器電路620可包含nand門622、nand門624、nand門626和nand門628。nand門622可經(jīng)配置以將nand邏輯應(yīng)用于rp313p、r1415blke和rxnom信號(hào)以將輸出信號(hào)提供到nand門626。因此，當(dāng)未檢測(cè)到缺陷行命中(例如，rxnom具有指示未命中的邏輯高值)時(shí)，nand門622的輸出由rp313p和rf1415blken信號(hào)控制。當(dāng)rxnom信號(hào)指示命中(例如，具有邏輯低值)時(shí)，將rp313p和rf1415blken信號(hào)覆蓋。nand門624可經(jīng)配置以將nand邏輯應(yīng)用于sx匹配信號(hào)和高電源電壓信號(hào)以將輸出信號(hào)提供到nand門626。
64.nand門626可經(jīng)配置以將nand邏輯應(yīng)用于nand門622和nand門624的輸出以將輸出提供到nand門628。因此，當(dāng)nand門622(例如，未檢測(cè)到缺陷行的原始行)和nand門624(例如，檢測(cè)到缺陷行)中的任一者或兩者的輸出為低時(shí)，可迫使nand門626的輸出為高。否則，nand門626的輸出可設(shè)置為低。即，nand門626的輸出可指示預(yù)解碼器電路600是否應(yīng)開始對(duì)原始行和/或冗余行進(jìn)行存取操作。
65.nand門628和反相器629的組合可將and邏輯應(yīng)用于nand門626的輸出和secen信號(hào)以提供rp313信號(hào)。因此，響應(yīng)于secen信號(hào)被設(shè)置，從nand門628和反相器629提供的rp313信號(hào)可反映nand門626的輸出(例如，預(yù)解碼器電路600是否應(yīng)開始對(duì)原始行和/或冗余行進(jìn)行存取操作)。
66.圖7是根據(jù)本公開的實(shí)施例的主字線驅(qū)動(dòng)器電路700的示意性框圖。主字線驅(qū)動(dòng)器電路700可包含耦合到冗余主字線驅(qū)動(dòng)器720和原始主字線驅(qū)動(dòng)器730的初始激活級(jí)(例如，nand門710、延遲和反相器電路712、延遲/驅(qū)動(dòng)器電路714和延遲/驅(qū)動(dòng)器電路716)。在一些實(shí)例中，圖1的行解碼器130和/或圖2的主字線驅(qū)動(dòng)器260可實(shí)施主字線驅(qū)動(dòng)器電路700。
67.nand門710可經(jīng)配置以將nand邏輯應(yīng)用于rp313信號(hào)(例如，從圖6的原始或冗余區(qū)段多路復(fù)用器電路620提供)和r1ac激活信號(hào)(例如，來自圖1的存儲(chǔ)體控制電路128)以將啟用信號(hào)提供到延遲和反相器電路712。延遲和反相器電路712可對(duì)nand門710的輸出進(jìn)行延遲和反相以將輸出信號(hào)提供到可提供冗余主字線啟用信號(hào)rmwlen的延遲/驅(qū)動(dòng)器電路714，且提供到可提供主字線啟用信號(hào)mwlen的延遲/驅(qū)動(dòng)器電路716(經(jīng)由延遲和反相器電路712以及延遲/驅(qū)動(dòng)器電路714)。
68.冗余主字線驅(qū)動(dòng)器720可基于rmwlen信號(hào)、rf345信號(hào)(例如，來自圖1的rf345解碼器電路410)、rf678信號(hào)(例如，來自圖4的rf678解碼器電路420)和rf910信號(hào)(例如，來自圖4的rf910解碼器電路430)而提供冗余arm mwl信號(hào)rarmwlrf。原始主字線驅(qū)動(dòng)器730可基于rmwlen信號(hào)、rf345信號(hào)(例如，來自圖1的rf345解碼器電路410)、rf678信號(hào)(例如，來自圖4的rf678解碼器電路420)、rf910信號(hào)(例如，來自圖4的rf910解碼器電路430)提供原始arm mwl信號(hào)armwlrf。冗余主字線驅(qū)動(dòng)器720和原始主字線驅(qū)動(dòng)器730可包含相同電路系統(tǒng)。因此，為了清楚和簡(jiǎn)明起見，僅描繪和描述原始主字線驅(qū)動(dòng)器730的詳細(xì)電路系統(tǒng)。應(yīng)了解，冗余主字線驅(qū)動(dòng)器720的電路系統(tǒng)可與原始主字線驅(qū)動(dòng)器730中所描繪的相同，且將以相同方式操作。
69.原始主字線驅(qū)動(dòng)器730可包含經(jīng)配置以接收mwlen信號(hào)的反相器732，其中下拉由晶體管733a、733b和733c控制。晶體管733a、733b和733c可分別由rf345、rf678和rf910信號(hào)
控制。因此，對(duì)于原始區(qū)段，當(dāng)檢測(cè)到缺陷行時(shí)，rf313、rf678和rf910信號(hào)可防止反相器732的輸出下拉。原始主字線驅(qū)動(dòng)器730可進(jìn)一步包含由晶體管735和736形成的反相器以接收反相器732的輸出且提供armwlp信號(hào)。原始主字線驅(qū)動(dòng)器730可進(jìn)一步包含晶體管734，所述晶體管具有耦合到由晶體管735和736形成的反相器的輸出的柵極、耦合到由晶體管735和736形成的反相器的輸入的漏極，以及耦合到高電壓的源極。當(dāng)由晶體管735和736形成的反相器的輸出變低時(shí)，晶體管734可使由晶體管735和736形成的反相器的輸出變回為高。反相器738可經(jīng)配置以對(duì)由晶體管735和736形成的反相器的輸出進(jìn)行反相，以提供armwlrf信號(hào)。
70.圖8是根據(jù)本公開的實(shí)施例的fx驅(qū)動(dòng)器電路800的示意性框圖。fx驅(qū)動(dòng)器電路800可包含初始激活級(jí)(例如，nand門810、nand門812和反相器/延遲電路814)、fx驅(qū)動(dòng)器第一級(jí)820和fx驅(qū)動(dòng)器第二級(jí)860。fx驅(qū)動(dòng)器電路800可經(jīng)配置以控制子字線驅(qū)動(dòng)器和其它電路系統(tǒng)以促進(jìn)存取操作。在一些實(shí)例中，圖1的行解碼器130和/或圖2的fx驅(qū)動(dòng)器270可實(shí)施fx驅(qū)動(dòng)器電路800。
71.nand門810可經(jīng)配置以將nand邏輯應(yīng)用于低電平有效fx選擇0和1信號(hào)fxsel0f和fxsel1f以提供fxset信號(hào)。nand門812可經(jīng)配置到fxset信號(hào)和r1ac激活信號(hào)以將輸出提供到反相器/延遲電路814。反相器/延遲電路814可經(jīng)配置以對(duì)nand門812的輸出進(jìn)行延遲和反相，以將r1cp信號(hào)提供到fx驅(qū)動(dòng)器第一級(jí)820。
72.fx驅(qū)動(dòng)器第一級(jí)820可包含第一區(qū)段840和第二區(qū)段850。第一區(qū)段840和第二區(qū)段850的電路系統(tǒng)可相同，不同之處在于，基于rf16《0》信號(hào)進(jìn)一步控制第一區(qū)段840，且基于rf16《1》信號(hào)進(jìn)一步控制第二區(qū)段850。rf16《1:0》信號(hào)可由預(yù)解碼器行因子電路系統(tǒng)(例如，圖4的rf16解碼器電路450)提供。
73.第一區(qū)段840可包含經(jīng)配置以接收r1acp信號(hào)的反相器842，其中下拉由晶體管843控制。晶體管843可由rf16《0》信號(hào)控制。因此，對(duì)于原始區(qū)段，當(dāng)檢測(cè)到缺陷行時(shí)，rf16《0》信號(hào)可防止反相器842的輸出下拉。第一區(qū)段840可進(jìn)一步包含由與反相器848串聯(lián)耦合的晶體管845和846形成的反相器。由與反相器848串聯(lián)耦合的晶體管845和846形成的反相器可用以接收反相器842的輸出且提供rf16pf《0》信號(hào)。第一區(qū)段840可進(jìn)一步包含晶體管844，所述晶體管具有耦合到由晶體管845和846形成的反相器的輸出的柵極、耦合到由晶體管845和846形成的反相器的輸入的漏極，以及耦合到高電壓的源極。當(dāng)由晶體管845和846形成的反相器的輸出變低時(shí)，晶體管844可使由晶體管845和846形成的反相器的輸出變回為高。
74.第二區(qū)段850可包含經(jīng)配置以接收r1acp信號(hào)的反相器852，其中下拉由晶體管853控制。晶體管853可由rf16《1》信號(hào)控制。因此，對(duì)于原始區(qū)段，當(dāng)檢測(cè)到缺陷行時(shí)，rf16《1》信號(hào)可防止反相器852的輸出下拉。第二區(qū)段850可進(jìn)一步包含由與反相器858串聯(lián)耦合的晶體管855和856形成的反相器。由與反相器858串聯(lián)耦合的晶體管855和856形成的反相器可用以接收反相器852的輸出且提供rf16pf《1》信號(hào)。第二區(qū)段850可進(jìn)一步包含晶體管854，所述晶體管具有耦合到由晶體管855和856形成的反相器的輸出的柵極、耦合到由晶體管855和856形成的反相器的輸入的漏極，以及耦合到高電壓的源極。當(dāng)由晶體管855和856形成的反相器的輸出變低時(shí)，晶體管854可使由晶體管855和856形成的反相器的輸出變回為高。
75.響應(yīng)于rf16pf《1:0》信號(hào)，fx驅(qū)動(dòng)器第二級(jí)860可驅(qū)動(dòng)控制信號(hào)以促進(jìn)存儲(chǔ)器陣列中的存取操作。
76.圖9是根據(jù)本公開的實(shí)施例的描繪命中情況并行補(bǔ)償操作的示例性定時(shí)圖900的圖解說明。定時(shí)圖900可主要說明存儲(chǔ)體邏輯控制電路系統(tǒng)(例如，圖1的128)和行解碼器電路系統(tǒng)(例如，圖1的行解碼器130、圖2的半導(dǎo)體裝置200、圖3的熔絲地址和行地址之間的熔絲鎖存器電路和匹配比較器300、圖4的預(yù)解碼器電路400、圖5的rxnom樹500、圖6的預(yù)解碼器電路600或其任何組合)的操作。sx匹配信號(hào)可對(duì)應(yīng)于圖2的s0-s52匹配信號(hào)中的任一者、圖3的s0-sm匹配信號(hào)中的任一者或圖6的sx匹配信號(hào)。rxnomfast信號(hào)可對(duì)應(yīng)于圖2的rxnomfast信號(hào)或圖4的rxnomfast信號(hào)中的任一者。rxnom信號(hào)可對(duì)應(yīng)于圖2、4、5和6中的任一圖中的rxnom信號(hào)。冗余和原始rp313信號(hào)可對(duì)應(yīng)于圖6或7中的任一圖中的rp313信號(hào)。rf信號(hào)可對(duì)應(yīng)于圖2的rf0-3信號(hào)、圖4或7中的任一圖中的rf345和/或rf678信號(hào)、圖4和6的rf1415blken信號(hào)、圖4或8中的任一圖中的rf16《1:0》，或其任何組合。r1ac信號(hào)可對(duì)應(yīng)于圖4、7或8中的任一圖中的r1ac信號(hào)。
77.在時(shí)間t0之前，可接收到存取命令。在時(shí)間t0，響應(yīng)于存取命令，激活命令信號(hào)act可變?yōu)楦咭蚤_始存取操作。響應(yīng)于存取命令，熔絲鎖存器(例如，圖2的熔絲鎖存器和比較器214(0)-(52)和/或圖3的熔絲地址和行地址之間的熔絲鎖存器電路和匹配比較器300可開始比較原始行地址與存儲(chǔ)在熔絲鎖存器處的鎖存的缺陷行地址。
78.在時(shí)間t1，sx匹配信號(hào)可變?yōu)楦撸甘救毕莸刂放c原始行地址之間的匹配。就在時(shí)間t2之前，secen信號(hào)可變?yōu)楦摺Ｗ鳛轫憫?yīng)，在時(shí)間t2，可開始對(duì)原始行的補(bǔ)償操作，包含在時(shí)間t3與t4之間設(shè)置原始區(qū)段行因子信號(hào)rf。
79.另外在時(shí)間t2，響應(yīng)于secen信號(hào)和sx匹配信號(hào)上的命中指示，可在冗余行上發(fā)起補(bǔ)償操作。另外在時(shí)間t3，rxnomfast信號(hào)可基于sx匹配信號(hào)而從未命中指示變到命中指示。為了響應(yīng)指示命中的rxnomfast信號(hào)的變換，一些rf信號(hào)可變換以反映命中指示，且一些原始行rf信號(hào)可復(fù)位以防止當(dāng)冗余行處于不同的行區(qū)段(例如，圖2的另一行區(qū)段0-53)時(shí)激活原始行字線。如果原始行和冗余行在同一行區(qū)段中，則原始行和冗余行都將只有一個(gè)rp313信號(hào)，且將保持為高。
80.在時(shí)間t4，r1ac信號(hào)可基于rf信號(hào)而變換以發(fā)起字線的激活。在時(shí)間t5，rfnom可基于sx匹配信號(hào)和rxnomfast信號(hào)而從未命中指示變到命中指示。作為響應(yīng)，當(dāng)原始區(qū)段不同于冗余區(qū)段時(shí)，原始區(qū)段rp313信號(hào)可變?yōu)榈汀?br/>81.定時(shí)圖900為示例性的，用于說明各種所描述實(shí)施例的操作。雖然定時(shí)圖900描繪所包含信號(hào)的信號(hào)變換的特定布置，但所屬領(lǐng)域的技術(shù)人員應(yīng)了解，可在不脫離本公開的范圍的情況下在不同情境中包含額外或不同變換。此外，定時(shí)圖900中表示的信號(hào)的量值的描述并非旨在按比例繪制，且代表性定時(shí)是定時(shí)特性的說明性實(shí)例。
82.雖然具體實(shí)施方式描述了某些優(yōu)選實(shí)施例和實(shí)例，但所屬領(lǐng)域的技術(shù)人員應(yīng)理解，本公開的范圍從具體公開的實(shí)施例擴(kuò)展到其它替代性實(shí)施例和/或所述實(shí)施例和其顯而易見的修改和等同物的使用。另外，在本公開的范圍內(nèi)的其它修改對(duì)于所屬領(lǐng)域的技術(shù)人員將是顯而易見的。還預(yù)期可進(jìn)行實(shí)施例的特定特征和方面的各種組合或子組合，且仍處于本公開的范圍內(nèi)。因此，應(yīng)理解，所公開的實(shí)施例的各種特征和方面可彼此組合或相互取代以便形成所公開實(shí)施例的變化模式。因此，希望本公開的至少一些內(nèi)容的范圍不應(yīng)受
限于上文所描述的特定公開實(shí)施例。
技術(shù)特征：
1.一種設(shè)備，其包括：第一多個(gè)缺陷行地址比較電路，其各自與存儲(chǔ)器陣列的第一多個(gè)行區(qū)段中的相應(yīng)行區(qū)段相關(guān)聯(lián)且經(jīng)配置以存儲(chǔ)相應(yīng)有缺陷的原始行地址，其中所述第一多個(gè)缺陷行地址比較電路中的每一者經(jīng)配置以將所接收原始行地址與存儲(chǔ)的相應(yīng)有缺陷的原始行地址進(jìn)行比較以提供相應(yīng)匹配信號(hào)；第二多個(gè)缺陷行地址比較電路，其各自與所述存儲(chǔ)器陣列的第二多個(gè)行區(qū)段中的相應(yīng)行區(qū)段相關(guān)聯(lián)且經(jīng)配置以將所述所接收原始行地址與相應(yīng)有缺陷的原始行地址進(jìn)行比較以提供相應(yīng)匹配信號(hào)；邏輯樹，其經(jīng)配置以比較來自第一多個(gè)行地址比較電路的相應(yīng)命中信號(hào)以提供第一快速命中信號(hào)，且比較來自第二多個(gè)行地址比較電路的相應(yīng)命中信號(hào)以提供第二快速命中信號(hào)，其中所述邏輯樹進(jìn)一步經(jīng)配置以比較所述第一和第二快速命中信號(hào)以提供命中信號(hào)；行解碼器，其包括與所述第一多個(gè)行區(qū)段相關(guān)聯(lián)的第一預(yù)解碼器和與所述第二多個(gè)行區(qū)段相關(guān)聯(lián)的第二預(yù)解碼器，其中在存取操作期間：所述第一預(yù)解碼器經(jīng)配置以響應(yīng)于由所述第一多個(gè)缺陷行地址比較電路中的一者提供的所述相應(yīng)命中信號(hào)指示原始行地址匹配所述相應(yīng)有缺陷的原始行地址而使得在與所述相應(yīng)命中信號(hào)相關(guān)聯(lián)的所述第一多個(gè)行區(qū)段中的第一行區(qū)段的相應(yīng)冗余行上發(fā)起第一閾值電壓補(bǔ)償操作；且所述第二預(yù)解碼器經(jīng)配置以在所述第二多個(gè)行區(qū)段中的第二行區(qū)段的原始行對(duì)應(yīng)于所述原始行地址時(shí)與所述第一閾值電壓補(bǔ)償操作并行地使得在所述第二多個(gè)行區(qū)段中的所述第二行區(qū)段的所述原始行上發(fā)起第二閾值電壓補(bǔ)償操作，其中所述第二預(yù)解碼器進(jìn)一步經(jīng)配置以響應(yīng)于所述第一快速命中信號(hào)而防止與所述原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。2.根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包括第一和第二多個(gè)缺陷行地址鎖存器電路，所述第一和第二多個(gè)缺陷行地址鎖存器電路各自分別與所述第一和第二多個(gè)行區(qū)段中的相應(yīng)行區(qū)段相關(guān)聯(lián)且經(jīng)配置以鎖存所述相應(yīng)有缺陷的原始行地址。3.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第二預(yù)解碼器經(jīng)配置以響應(yīng)于所述命中信號(hào)而停止與所述原始行相關(guān)聯(lián)的所述存取操作。4.根據(jù)權(quán)利要求3所述的設(shè)備，其中所述邏輯樹使所述第一快速命中信號(hào)指示所述命中信號(hào)之前的命中。5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第二預(yù)解碼器經(jīng)配置以響應(yīng)于所述第一快速命中信號(hào)而防止激活耦合到所述原始行的字線。6.根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包括主字線驅(qū)動(dòng)器，所述主字線驅(qū)動(dòng)器經(jīng)配置以從所述第二預(yù)解碼器接收信號(hào)以控制耦合到所述字線的主字線的激活。7.根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包括子字線驅(qū)動(dòng)器電路，所述子字線驅(qū)動(dòng)器電路經(jīng)配置以從所述第二預(yù)解碼器接收信號(hào)以控制所述字線的激活。8.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第二預(yù)解碼器經(jīng)配置以響應(yīng)于由所述第二多個(gè)缺陷行地址比較電路中的一者提供的所述相應(yīng)命中信號(hào)指示所述原始行地址匹配所述相應(yīng)有缺陷的原始行地址而使得在與所述相應(yīng)命中信號(hào)相關(guān)聯(lián)的所述第二多個(gè)行區(qū)段中的第三行區(qū)段的相應(yīng)冗余行上發(fā)起所述第一閾值電壓補(bǔ)償操作。
9.根據(jù)權(quán)利要求1所述的設(shè)備，其中在所述存取操作期間，所述第一預(yù)解碼器經(jīng)配置以響應(yīng)于所述第一多個(gè)缺陷行地址比較電路中的每一者的所述相應(yīng)命中信號(hào)指示未命中而防止在所述第一多個(gè)行區(qū)段中的任一者的任何相應(yīng)冗余行上發(fā)起所述第一閾值電壓補(bǔ)償操作。10.根據(jù)權(quán)利要求1所述的設(shè)備，其中在所述存取操作期間，所述第一預(yù)解碼器經(jīng)配置以在所述第一多個(gè)行區(qū)段中的第三行區(qū)段的原始行對(duì)應(yīng)于所述原始行地址時(shí)使得在所述第一多個(gè)行區(qū)段中的所述第三行區(qū)段的所述原始行上發(fā)起所述第二閾值電壓補(bǔ)償操作。11.一種設(shè)備，其包括：第一多個(gè)熔絲鎖存器和比較器電路，其各自與第一多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)且經(jīng)配置以存儲(chǔ)相應(yīng)缺陷行地址，其中所述第一多個(gè)熔絲鎖存器和比較器電路中的個(gè)別熔絲鎖存器和比較器電路各自經(jīng)配置以響應(yīng)于確定所接收原始行地址匹配所述相應(yīng)缺陷行地址而提供相應(yīng)匹配信號(hào)；第二多個(gè)熔絲鎖存器和比較器電路，其各自與第二多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)且經(jīng)配置以存儲(chǔ)相應(yīng)缺陷行地址，其中所述第二多個(gè)熔絲鎖存器和比較器電路中的個(gè)別熔絲鎖存器和比較器電路各自經(jīng)配置以響應(yīng)于確定所接收原始行地址匹配所述相應(yīng)缺陷行地址而提供相應(yīng)匹配信號(hào)；邏輯樹，其經(jīng)配置以比較來自所述第一多個(gè)熔絲鎖存器和比較器電路的所述相應(yīng)匹配信號(hào)以提供第一快速命中信號(hào)，且比較來自所述第二多個(gè)熔絲鎖存器和比較器電路的相應(yīng)命中信號(hào)以提供第二快速命中信號(hào)，其中所述邏輯樹進(jìn)一步經(jīng)配置以比較所述第一和第二快速命中信號(hào)以提供命中信號(hào)；第一預(yù)解碼器，其耦合到所述第一多個(gè)熔絲鎖存器和比較器電路以接收所述相應(yīng)匹配信號(hào)且接收所述原始行地址，其中響應(yīng)于所述相應(yīng)匹配信號(hào)中的一者而使得在與所述第一多個(gè)熔絲鎖存器和比較器電路相關(guān)聯(lián)的第一冗余行上發(fā)起第一閾值電壓補(bǔ)償，其中響應(yīng)于確定經(jīng)解碼原始行地址以所述第一多個(gè)行區(qū)段的第一原始行為目標(biāo)而使得在所述第一原始行上發(fā)起第二閾值電壓補(bǔ)償操作，其中響應(yīng)于所述第一或第二快速命中信號(hào)被設(shè)置，所述第一預(yù)解碼器經(jīng)配置以防止與所述第一原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行；以及第二預(yù)解碼器，其耦合到所述第二多個(gè)熔絲鎖存器和比較器電路，且經(jīng)配置以接收第二匹配信號(hào)且接收所述原始行地址，其中響應(yīng)于所述第一匹配信號(hào)而使得在與所述第二熔絲鎖存器和比較器電路相關(guān)聯(lián)的第二冗余行上發(fā)起第三閾值電壓補(bǔ)償，其中響應(yīng)于確定經(jīng)解碼原始行地址以所述第二多個(gè)行區(qū)段的第二原始行為目標(biāo)而使得在所述第二原始行上發(fā)起第四閾值電壓補(bǔ)償操作，其中所述第一或第三閾值電壓補(bǔ)償操作中的至少一者與所述第二或第四閾值電壓補(bǔ)償操作中的至少一者至少部分并行，其中響應(yīng)于所述第一或第二快速命中信號(hào)被設(shè)置，所述第二預(yù)解碼器經(jīng)配置以防止與所述第二原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。12.根據(jù)權(quán)利要求11所述的設(shè)備，其進(jìn)一步包括存儲(chǔ)器陣列墊，所述存儲(chǔ)器陣列墊包含所述第一和第二多個(gè)行區(qū)段。13.根據(jù)權(quán)利要求11所述的設(shè)備，其中響應(yīng)于所述命中信號(hào)，所述第一預(yù)解碼器經(jīng)配置以停止所述第一原始行上的所述第二并行閾值電壓補(bǔ)償操作，其中響應(yīng)于所述命中信號(hào)，所述第二預(yù)解碼器經(jīng)配置以停止所述第二原始行上的所述第二并行閾值電壓補(bǔ)償操作。
14.根據(jù)權(quán)利要求11所述的設(shè)備，其中由所述邏輯樹提供的所述命中信號(hào)相對(duì)于所述第一和第二快速命中信號(hào)延遲。15.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一多個(gè)熔絲鎖存器和比較器電路各自包含相應(yīng)熔絲鎖存器，所述相應(yīng)熔絲鎖存器經(jīng)配置以存儲(chǔ)從熔絲陣列接收的相應(yīng)檢測(cè)原始地址。16.根據(jù)權(quán)利要求15所述的設(shè)備，其中所述第一預(yù)解碼器經(jīng)配置以在從所述第一多個(gè)熔絲鎖存器和比較器電路提供的第一匹配信號(hào)指示所述原始行地址不同于所述相應(yīng)缺陷行地址時(shí)跳過第一閾值電壓補(bǔ)償操作的發(fā)起。17.一種方法，其包括：在第一多個(gè)熔絲鎖存器比較器電路、第二多個(gè)熔絲鎖存器比較器電路、第一預(yù)解碼器和第二預(yù)解碼器處接收與存取操作相關(guān)聯(lián)的原始行地址，其中所述第一多個(gè)熔絲鎖存器和比較器電路中的每一者與第一多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)，且所述第二多個(gè)熔絲鎖存器和比較器電路中的每一者與第二多個(gè)行區(qū)段中的特定行區(qū)段相關(guān)聯(lián)；響應(yīng)于確定所述原始行地址匹配相應(yīng)缺陷行地址，經(jīng)由所述第一多個(gè)熔絲鎖存器比較器電路提供相應(yīng)第一相應(yīng)匹配信號(hào)；響應(yīng)于確定所述原始行地址匹配相應(yīng)缺陷行地址，經(jīng)由所述第二多個(gè)熔絲鎖存器比較器電路提供相應(yīng)第二匹配信號(hào)；比較從所述第一多個(gè)熔絲鎖存器比較器電路提供的相應(yīng)匹配信號(hào)以提供第一快速命中信號(hào)；比較從所述第二多個(gè)熔絲鎖存器比較器電路提供的相應(yīng)匹配信號(hào)以提供第二快速命中信號(hào)；比較所述第一和第二快速命中信號(hào)以提供命中信號(hào)；以及并行地：響應(yīng)于從所述第一多個(gè)熔絲鎖存器比較器電路提供的所述相應(yīng)匹配信號(hào)中的一者，使得經(jīng)由所述第一預(yù)解碼器在與所述第一多個(gè)熔絲鎖存器比較器電路中的一者相關(guān)聯(lián)的第一冗余行上發(fā)起第一閾值電壓補(bǔ)償；以及響應(yīng)于確定所述原始行地址以所述第二多個(gè)行區(qū)段的第一原始行為目標(biāo)，使得經(jīng)由所述第二預(yù)解碼器在所述第一原始行上發(fā)起第二閾值電壓補(bǔ)償操作；以及響應(yīng)于所述第一或第二快速命中信號(hào)，防止與所述第一原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。18.根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包括響應(yīng)于所述命中信號(hào)，停止對(duì)所述第一原始行的所述第二并行閾值電壓補(bǔ)償操作。19.根據(jù)權(quán)利要求18所述的方法，其中所述命中信號(hào)相對(duì)于所述第一和第二快速命中信號(hào)延遲。20.根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包括使用xor門比較從所述第一多個(gè)熔絲鎖存器比較器電路提供的所述相應(yīng)匹配信號(hào)以提供所述第一快速命中信號(hào)。21.根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包括并行地：響應(yīng)于從所述第二多個(gè)熔絲鎖存器比較器電路提供的所述相應(yīng)匹配信號(hào)中的一者，使得經(jīng)由所述第二預(yù)解碼器在與所述第二多個(gè)熔絲鎖存器比較器電路中的一者相關(guān)聯(lián)的第
二冗余行上發(fā)起第三閾值電壓補(bǔ)償；以及響應(yīng)于確定所述原始行地址以所述第一多個(gè)行區(qū)段的第二原始行為目標(biāo)，使得經(jīng)由所述第一預(yù)解碼器在所述第二原始行上發(fā)起第四閾值電壓補(bǔ)償操作。
技術(shù)總結(jié)
本公開涉及存儲(chǔ)器系統(tǒng)中的四分之一匹配并行補(bǔ)償。實(shí)例設(shè)備可在具有分布式行冗余的存儲(chǔ)器陣列中執(zhí)行并行閾值電壓補(bǔ)償。所述實(shí)例設(shè)備可包含行解碼器，所述行解碼器經(jīng)配置以響應(yīng)于確定原始行地址匹配有缺陷的原始行地址，并行地發(fā)起對(duì)多個(gè)行區(qū)段中的第一行區(qū)段的存儲(chǔ)器單元的相應(yīng)多個(gè)原始行中對(duì)應(yīng)于所述原始行地址的原始行與所述多個(gè)行區(qū)段中的第二行區(qū)段的相應(yīng)冗余行兩者的閾值電壓補(bǔ)償操作。所述行解碼器可進(jìn)一步經(jīng)配置以基于來自所述第一或第二多個(gè)行區(qū)段的匹配信號(hào)的子集的比較而阻止與所述原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。阻止與所述原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。阻止與所述原始行相關(guān)聯(lián)的存取操作繼續(xù)進(jìn)行。
