一種采用并行流水設計的FIR通用濾波器及方法與流程
一種采用并行流水設計的fir通用濾波器及方法
技術領域
1.本發明屬于濾波器領域，具體涉及一種采用并行流水設計的fir通用濾波器及方法。
背景技術：
2.fir(finite impulse response)濾波器是有限長單位沖激響應濾波器，又稱為非遞歸型濾波器，是數字信號處理系統中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位抽樣響應是有限長的，因而濾波器是穩定的系統。因此，fir濾波器在通信、圖像處理、模式識別等領域都有著廣泛的應用。
3.fir濾波器中包含許多的由乘法和累加構成的卷積運算，最直觀的方法是用可以時分復用的乘累加器來實現。這種實現方式占用資源較少，但處理速度較慢，所以只能適用于結構簡單、對處理速度要求不高的系統。若采用具有流水結構的并行濾波器，可提高信號處理的速度，從而滿足實時性要求。如果用大量的乘法器模塊并行以實現所謂的并行結構，則會造成大量資源的占用。基于上述分析，如何優化fir濾波器的并行結構，解決并行結構資源占用大、并行處理速度慢等問題是非常迫切的。
技術實現要素：
4.基于現有技術存在的問題，本發明針對目前硬件實現方案中并行結構資源占用大、并行處理速度慢等問題，提出了一種新的實現方案在這上述問題上進行了平衡。利用并行方式同時處理多組數據，提高處理效率；使用的乒乓buf及循環取數、共用乘法器資源等方式，節約了數據處理存儲的資源消耗。對待處理數據及向量數據的取值和長度沒有特殊要求，實現了通用性。
5.在本發明的第一方面，本發明提出了一種采用并行流水設計的fir通用濾波器的方法，所述方法包括：
6.利用配置寄存器配置出ahb總線數據地址、fir濾波器參數以及并行處理個數q；
7.并行數據控制模塊向ahb總線控制模塊發起數據請求，請求讀取待處理數據；
8.響應于所述數據請求，ahb總線控制模塊向所述并行數據控制模塊回復數據應答請求；
9.響應于所述應答請求，ahb總線控制模塊根據配置寄存器配置出的ahb總線數據地址讀取數據，將q個待處理數據輸入到并行數據控制模塊中；
10.并行數據控制模塊并行讀取q個待處理數據和k階向量系數，輸出q個乘法器的一個乘數x和q個乘法器的另一乘數b；
11.q個乘累加模塊根據乘累加輸入使能信號對乘數x和乘數b進行一次乘累加操作，當乘累加輸入信號累加到k+1個數據時，向ahb總線控制模塊輸出乘累加輸出使能信號，并輸出乘累加結果。
12.在本發明的第二方面，本發明還提供了一種并行流水設計的fir通用濾波器，所述
fir通用濾波器包括配置寄存器、ahb總線控制模塊、并行數據控制模塊以及乘累加模塊；所述配置寄存器通過控制信號線連接ahb總線控制模塊和并行數據控制模塊，所述ahb總線控制模塊通過ahb總線連接并行數據控制模塊以及乘累加模塊。
13.本發明的有益效果：
14.本發明利用并行數據控制模塊同時處理多組數據，能夠提高fir濾波器處理效率；使用的乒乓buffer單元和向量buffer單元，能夠以并行流水的方式讀取待處理數據和向量數據，這種方式節約了數據處理存儲的資源消耗，采用循環取數的方式能夠提升fir濾波器的處理速度。對待處理數據及向量數據的取值和長度沒有特殊要求，實現了通用性。
附圖說明
15.圖1是本發明實施例中一種采用并行流水設計的fir通用濾波器結構示意圖；
16.圖2是本發明實施例的一種乘累加模塊結構示意圖；
17.圖3是本發明實施例中一種采用并行流水設計的fir通用濾波器的方法流程圖；
18.圖4是本發明實施例的并行處理數據的流程圖。
具體實施方式
19.下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
20.圖1是本發明實施例中一種并行流水設計的fir通用濾波器，如圖1所示，所述fir通用濾波器包括配置寄存器、ahb總線控制模塊、并行數據控制模塊以及乘累加模塊；所述配置寄存器通過控制信號線連接ahb總線控制模塊和并行數據控制模塊，所述ahb總線控制模塊通過ahb總線連接并行數據控制模塊以及乘累加模塊。
21.在本發明實施例中，所述配置寄存器通過apb總線(apb_bus)連接有配置源模塊，可以實現低功耗以及精簡的接口設計，降低接口設計的復雜度。
22.在本發明實施例中，所述ahb總線控制模塊通過總線連接有數據源模塊，可以給大量數據傳輸的模塊之間提供高帶寬的接口。
23.在本發明實施例中，所述配置寄存器包括多個配置接口，其中一個配置接口連接ahb總線控制模塊，另一個配置接口連接并行數據控制模塊，例如可以通過控制信號線進行連接。
24.在本發明實施例中，所述配置寄存器還包括輸入接口，通過apb總線(apb_bus)連接有配置源模塊，可以實現低功耗以及精簡的接口設計，降低接口設計的復雜度。
25.所述ahb總線控制模塊包括多個輸入端口和多個輸出端口，本發明采用并行流水的設計方式，不需要像傳統的fir濾波器中依賴于存儲器進行讀取，本發明的并行數據控制模塊直接實時從ahb總線控制模塊中分別讀取待處理數據和向量系數，能夠節約數據處理存儲的資源消耗。
26.在本發明實施例中，所述ahb總線控制模塊通過雙向的ahb總線(ahb_bus)連接有數據源模塊，可以給大量數據傳輸的模塊之間提供高帶寬的接口。
27.所述并行數據控制模塊包括輸入數據單元、乒乓buffer單元和向量buffer單元；所述輸入數據單元與所述向量buffer單元分別通過不同的讀總線與所述ahb總線控制模塊相連接；所述乒乓buffer單元與所述輸入數據單元相連接；所述乒乓buffer單元和所述向量buffer單元分別通過不同的數據傳輸線與所述乘累加模塊相連接。
28.在本發明實施例中，圖2是本發明實施例的一種乘累加模塊結構示意圖，如圖2所示，以q＝4為例，每次并行讀取4個待處理數據x(n)、x(n-1)、x(n-2)、x(n-3)以及k階向量系數，將讀取出的這4個待處理數據x(n)、x(n-1)、x(n-2)、x(n-3)分別與4個相同系數b0通過4個乘法器相乘，得到4個中間結果，再繼續通過循環移位以流水方式繼續計算待處理數據x(n-1)、x(n-2)、x(n-3)、x(n-4)分別與下一階的四個相同系數b1通過4個乘法器相乘，得到中間結果，依次得到待處理數據與各階系數的乘積，進行累加后得到待處理數據x(n)、x(n-1)、x(n-2)、x(n-3)所一一對應的乘累加結果y(n)、y(n-1)、y(n-2)、y(n-3)；當這四個待處理數據x(n)、x(n-1)、x(n-2)、x(n-3)處理完后，繼續對下一次四個待處理數據進行處理，直至完成對所有待處理數據的乘累加處理。
29.圖3是本發明實施例中一種采用并行流水設計的fir通用濾波器的方法流程圖，如圖3所示，所述方法包括：
30.利用配置寄存器配置出ahb總線數據地址、fir濾波器參數以及并行處理個數q；
31.并行數據控制模塊向ahb總線控制模塊發起數據請求，請求讀取待處理數據；
32.響應于所述數據請求，ahb總線控制模塊向所述并行數據控制模塊回復數據應答請求；
33.響應于所述應答請求，ahb總線控制模塊根據配置寄存器配置出的ahb總線數據地址讀取數據，將q個待處理數據輸入到并行數據控制模塊中；
34.并行數據控制模塊并行讀取q個待處理數據和k階向量系數，輸出q個乘法器的一個乘數x和q個乘法器的另一乘數b；
35.q個乘累加模塊根據乘累加輸入使能信號對乘數x和乘數b進行一次乘累加操作，當乘累加輸入信號累加到k+1個數據時，向ahb總線控制模塊輸出乘累加輸出使能信號，并輸出乘累加結果。
36.在本發明實施例中，如圖4所示，所述并行數據控制模塊并行讀取q個待處理數據和k階向量系數，輸出q個乘法器的一個乘數x和q個乘法器的另一乘數b包括：
37.并行數據控制模塊的輸入數據單元讀取q個待處理數據；
38.并行數據控制模塊的乒乓buffer單元向并行數據控制模塊的輸入數據單元發起數據更新請求，請求實時更新數據；
39.響應于所述數據更新請求，輸入數據單元向所述乒乓buffer單元回復更新應答請求；
40.響應于所述更新應答請求，輸入數據單元將q個待處理數據更新到乒乓buffer單元中；
41.乒乓buffer單元通過循環移位取出q個待處理數據作為q個乘法器的乘數x；
42.并行數據控制模塊的向量buffer單元從配置寄存器讀取k階向量系數，并取q個待處理數據對應的向量系數作為q個乘法器的一個乘數b。
43.在本發明的描述中，需要理解的是，術語“同軸”、“底部”、“一端”、“頂部”、“中部”、“另一端”、“上”、“一側”、“頂部”、“內”、“外”、“前部”、“中央”、“兩端”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。
44.在本發明中，除非另有明確的規定和限定，術語“安裝”、“設置”、“連接”、“固定”、“旋轉”等術語應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或成一體；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內部的連通或兩個元件的相互作用關系，除非另有明確的限定，對于本領域的普通技術人員而言，可以根據具體情況理解上述術語在本發明中的具體含義。
45.盡管已經示出和描述了本發明的實施例，對于本領域的普通技術人員而言，可以理解在不脫離本發明的原理和精神的情況下可以對這些實施例進行多種變化、修改、替換和變型，本發明的范圍由所附權利要求及其等同物限定。
技術特征：
1.一種并行流水設計的fir通用濾波器，其特征在于，所述fir通用濾波器包括配置寄存器、ahb總線控制模塊、并行數據控制模塊以及乘累加模塊；所述配置寄存器通過控制信號線連接ahb總線控制模塊和并行數據控制模塊，所述ahb總線控制模塊通過ahb總線連接并行數據控制模塊以及乘累加模塊。2.根據權利要求1所述的一種并行fir通用濾波器的實現裝置，其特征在于，所述并行數據控制模塊包括輸入數據單元、乒乓buffer單元和向量buffer單元；所述輸入數據單元與所述向量buffer單元分別與所述ahb總線控制模塊相連接；所述乒乓buffer單元與所述輸入數據單元相連接；所述乒乓buffer單元和所述向量buffer單元分別與所述乘累加模塊相連接。3.根據權利要求1所述的一種并行fir通用濾波器的實現裝置，其特征在于，所述乘累加模塊包括q個乘法器和q個累加器，每個乘法器分別連接一個乘數x和一個乘數b，q個乘法器輸出的積分別送到q個累加器進行累加。4.一種采用并行流水設計的fir通用濾波器的方法，其特征在于，所述方法包括：利用配置寄存器配置出ahb總線數據地址、fir濾波器參數以及并行處理個數q；并行數據控制模塊向ahb總線控制模塊發起數據請求，請求讀取待處理數據；響應于所述數據請求，ahb總線控制模塊向所述并行數據控制模塊回復數據應答請求；響應于所述應答請求，ahb總線控制模塊根據配置寄存器配置出的ahb總線數據地址讀回數據，將q個待處理數據輸入到并行數據控制模塊中；并行數據控制模塊并行讀取q個待處理數據和k階向量系數，輸出q個乘法器的一個乘數x和q個乘法器的另一乘數b；q個乘累加模塊根據乘累加輸入使能信號對乘數x和另一乘數b進行一次乘累加操作，當乘累加輸入信號累加到k+1個數據時，向ahb總線控制模塊輸出乘累加輸出使能信號，并輸出乘累加結果。5.根據權利要求4所述的一種采用并行流水設計的fir通用濾波器的方法，其特征在于，所述并行數據控制模塊并行讀取q個待處理數據和k階向量系數，輸出q個乘法器的乘數x和q個乘法器的另一乘數b包括：并行數據控制模塊的輸入數據單元讀取q個待處理數據；并行數據控制模塊的乒乓buffer單元向并行數據控制模塊的輸入數據單元發起數據更新請求，請求實時更新數據；響應于所述數據更新請求，輸入數據單元向所述乒乓buffer單元回復更新應答請求；響應于所述更新應答請求，輸入數據單元將q個待處理數據更新到乒乓buffer單元中；乒乓buffer單元通過循環移位取出q個待處理數據作為q個乘法器的乘數x；并行數據控制模塊的向量buffer單元從配置寄存器讀取k階向量系數，并取q個待處理數據對應的向量系數作為q個乘法器的乘數b。
技術總結
本發明屬于濾波器領域，具體涉及一種采用并行流水設計的FIR通用濾波器及方法；所述FIR通用濾波器包括配置寄存器、AHB總線控制模塊、并行數據控制模塊以及乘累加模塊；所述配置寄存器通過控制信號線連接AHB總線控制模塊和并行數據控制模塊，所述AHB總線控制模塊通過AHB總線連接并行數據控制模塊以及乘累加模塊。本發明通過乒乓buffer交替更新數據和循環移位取數兩個方法可實現持續輸出待處理數據的流水線操作模式，提高數據處理效率。每次取一個對應向量數據，分別與這Q個數據相乘，然后分別累加獲得計算結果。本發明具有硬件資源占用小、處理速度快、通用性等特點。通用性等特點。通用性等特點。
