用于執(zhí)行數(shù)據(jù)對齊操作的電子設(shè)備的制作方法
用于執(zhí)行數(shù)據(jù)對齊操作的電子設(shè)備
1.相關(guān)申請的交叉引用
2.本技術(shù)要求于2021年6月24日提交韓國知識產(chǎn)權(quán)局的韓國申請第10-2021-0082613號的優(yōu)先權(quán)，其整體內(nèi)容通過引用合并于此。
技術(shù)領(lǐng)域
3.本公開的實施方式總體上可以涉及一種電子設(shè)備，更具體地，一種被配置為根據(jù)操作速度執(zhí)行數(shù)據(jù)對齊操作的電子設(shè)備。
背景技術(shù)：
4.近來，為了提高半導(dǎo)體器件的操作速度，已經(jīng)使用了用于每個時鐘周期輸入/輸出包括多個比特位的數(shù)據(jù)的各種方案。例如，使用歸零(rz)格式、不歸零(nrz)格式和四電平脈沖幅度調(diào)制(pam4)格式。
5.在歸零格式中，當(dāng)輸入/輸出包括多個比特位的數(shù)據(jù)中的邏輯高電平的比特位時，該比特位保持邏輯高電平以及隨后立即返回邏輯低電平。在不歸零格式中，包括多個比特位的數(shù)據(jù)中的邏輯高電平的比特位和邏輯低電平的比特位各自均保持其邏輯電平直到輸入下一比特位的時間點。在四電平脈沖幅度調(diào)制格式中，在輸入/輸出數(shù)據(jù)時通過將數(shù)據(jù)的脈沖幅度調(diào)整為四個電平，每個脈沖輸入/輸出2比特位數(shù)據(jù)。在四電平脈沖幅度調(diào)制(pam4)格式中，使用三個比較器來識別2比特位數(shù)據(jù)，以及以對各個比較器的輸出信號進行編碼這種方式識別2比特位數(shù)據(jù)。
技術(shù)實現(xiàn)要素：
6.在一個實施方式中，一種電子設(shè)備可以包括：比較電路，被配置為在第一操作模式中通過接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)來生成第一至第三比較信號，以及在第二操作模式中通過接收具有第一電平和第四電平中的任何一個電平的輸入數(shù)據(jù)來生成第二比較信號；采樣電路，被配置為在第一操作模式中與采樣時鐘同步地從第一至第三比較信號生成第一至第三采樣數(shù)據(jù)，以及在第二操作模式中從第二比較信號生成第二采樣數(shù)據(jù)；以及對齊電路，用于與對齊時鐘和輸出時鐘同步地對齊第一至第三采樣數(shù)據(jù)并基于對齊的第一至第三采樣數(shù)據(jù)生成對齊數(shù)據(jù)，或者與對齊時鐘和輸出時鐘同步地對齊第二采樣數(shù)據(jù)并基于對齊的第二采樣數(shù)據(jù)生成對齊數(shù)據(jù)。
7.在一個實施方式中，一種電子設(shè)備可以包括：時鐘分頻電路，被配置為通過對寫入時鐘的頻率進行分頻來生成第一至第四采樣時鐘、第一至第四對齊時鐘以及第一和第二輸出時鐘；以及數(shù)據(jù)對齊電路，被配置為在第一操作模式中接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)并通過與第一至第四采樣時鐘、第一至第四對齊時鐘以及第一和第二輸出時鐘同步地對齊輸入數(shù)據(jù)來生成對齊數(shù)據(jù)，以及在第二操作模式中接收具有第一電平和第四電平中的任何一個電平的輸入數(shù)據(jù)并通過與第一至第四采樣時鐘、第一至第四對齊時鐘以及第一和第二輸出時鐘同步地對齊輸入數(shù)據(jù)來生成對齊數(shù)據(jù)。
附圖說明
8.圖1是圖示根據(jù)本公開的實施方式的電子設(shè)備的配置的框圖。
9.圖2是圖示圖1所示的電子設(shè)備中包括的時鐘分頻電路的配置的框圖。
10.圖3是圖示圖2所示的時鐘分頻電路中包括的時鐘選擇電路的配置的電路圖。
11.圖4和圖5是幫助說明圖2所示的時鐘分頻電路的操作的示圖。
12.圖6是圖示圖1所示的電子設(shè)備中包括的比較電路的配置的示圖。
13.圖7是幫助說明根據(jù)本公開的實施方式的第一操作模式中的輸入數(shù)據(jù)和參考電壓的電平的曲線圖。
14.圖8是幫助說明根據(jù)本公開的實施方式的第二操作模式中的輸入數(shù)據(jù)和參考電壓的電平的曲線圖。
15.圖9是圖示圖1所示的電子設(shè)備中包括的采樣電路的配置的示圖。
16.圖10是圖示圖1所示的電子設(shè)備中包括的對齊電路的配置的框圖。
17.圖11是幫助說明圖10所示的編碼器的操作的表格。
18.圖12、圖13、圖14、圖15、圖16和圖17是幫助說明根據(jù)本公開的實施方式的電子設(shè)備的操作的時序圖。
19.圖18是圖示根據(jù)實施方式的被應(yīng)用圖1至圖17中所示的電子設(shè)備的電子系統(tǒng)的配置的示圖。
具體實施方式
20.術(shù)語“預(yù)設(shè)”是指當(dāng)參數(shù)在處理或算法中使用時參數(shù)的數(shù)值是預(yù)先確定的。根據(jù)實施方式，可以在處理或算法開始時或在處理或算法執(zhí)行時設(shè)置參數(shù)的數(shù)值。
21.諸如“第一”和“第二”的用于區(qū)分各種部件的術(shù)語不受部件的限制。例如，第一部件可被稱為第二部件，反之亦然。
22.當(dāng)一個部件被稱為“耦接”或“連接”到另一部件時，應(yīng)當(dāng)理解，這些部件可以彼此直接耦接或連接，或者通過置于其間的其他部件彼此耦接或連接。另一方面，當(dāng)一個部件被稱為“直接耦接”或“直接連接”到另一部件時，應(yīng)當(dāng)理解，這些部件彼此直接耦接或連接而沒有其他部件置于其間。
[0023]“邏輯高電平”和“邏輯低電平”用于描述信號的邏輯電平。具有“邏輯高電平”的信號與具有“邏輯低電平”的信號不同。例如，當(dāng)具有第一電壓的信號對應(yīng)于“邏輯高電平”時，具有第二電壓的信號可以對應(yīng)于“邏輯低電平”。根據(jù)實施方式，“邏輯高電平”可以被設(shè)置為高于“邏輯低電平”的電壓。根據(jù)實施方式，信號的邏輯電平可以被設(shè)置為不同的邏輯電平或相反的邏輯電平。例如，具有邏輯高電平的信號根據(jù)實施方式可以被設(shè)置為具有邏輯低電平，并且具有邏輯低電平的信號根據(jù)實施方式可以被設(shè)置為具有邏輯高電平。
[0024]
在下文中，將通過實施方式更詳細地描述本公開的教導(dǎo)。實施方式僅用于提供本公開的教導(dǎo)的示例，并且本公開的范圍不受這些實施方式的限制。
[0025]
本公開的一些實施方式可以涉及一種能夠支持第一操作模式和第二操作模式的電子設(shè)備，在第一操作模式中，在數(shù)據(jù)對齊操作期間，將數(shù)據(jù)的脈沖幅度調(diào)整為四個電平并且每個脈沖輸入/輸出2比特位數(shù)據(jù)，而在第二操作模式中，在數(shù)據(jù)對齊操作期間，數(shù)據(jù)中的邏輯高電平的比特位和邏輯低電平的比特位均保持其邏輯電平，直到輸入下一比特位的時
間點。
[0026]
根據(jù)本公開的實施方式，可以支持第一操作模式和第二操作模式，在第一操作模式中，在數(shù)據(jù)對齊操作期間，將數(shù)據(jù)的脈沖幅度調(diào)整為四個電平并且每個脈沖輸入/輸出2比特位數(shù)據(jù)，而在第二操作模式中，在數(shù)據(jù)對齊操作期間，數(shù)據(jù)中的邏輯高電平的比特位和邏輯低電平的比特位均保持其邏輯電平，直到輸入下一比特位的時間點。
[0027]
此外，根據(jù)本公開的實施方式，可以通過在數(shù)據(jù)對齊操作期間根據(jù)高速操作和低速操作選擇性地執(zhí)行第一操作模式和第二操作模式來確保數(shù)據(jù)對齊操作的可靠性。
[0028]
如圖1所示，根據(jù)本公開實施方式的電子設(shè)備10可以包括控制電路110、寫入時鐘生成電路120、時鐘分頻電路130和數(shù)據(jù)對齊電路140。
[0029]
控制電路110可以在模式寄存器設(shè)置操作和測試模式中生成選擇信號sel。在模式寄存器設(shè)置操作中，控制電路110可以通過模式寄存器設(shè)置信號mrs生成被使能以進入第一操作模式的選擇信號sel。在模式寄存器設(shè)置操作中，控制電路110可以通過模式寄存器設(shè)置信號mrs生成被禁止以進入第二操作模式的選擇信號sel。在測試模式中，控制電路110可以通過測試模式信號tm生成被使能以進入第一操作模式的選擇信號sel。在測試模式中，控制電路110可以通過測試模式信號tm生成被禁止以進入第二操作模式的選擇信號sel。
[0030]
模式寄存器設(shè)置操作可以被設(shè)置為存儲和輸出用于控制電子設(shè)備10的操作的信息的操作。測試模式可以被設(shè)置為用于外部設(shè)備測試電子設(shè)備10的操作的操作。第一操作模式可以設(shè)置為四電平脈沖幅度調(diào)制(pam4)格式，其中在輸入/輸出數(shù)據(jù)時通過將數(shù)據(jù)的脈沖幅度調(diào)整為四個電平而每個脈沖輸入/輸出2比特位數(shù)據(jù)。當(dāng)電子設(shè)備10以高速操作輸入/輸出數(shù)據(jù)時，可以執(zhí)行第一操作模式。第二操作模式可以被設(shè)置為不歸零格式，其中包括多個比特位的數(shù)據(jù)中的邏輯高電平的比特位和邏輯低電平的比特位均保持其邏輯電平直到輸入下一比特位的時間點。當(dāng)電子設(shè)備10在低速操作中輸入/輸出數(shù)據(jù)時，可以執(zhí)行第二操作模式。
[0031]
寫入時鐘生成電路120可以通過從電子設(shè)備10的外部設(shè)備接收時鐘clk來生成寫入時鐘wclk和反相寫入時鐘wclkb。寫入時鐘生成電路120可以生成具有與從外部設(shè)備輸入的時鐘clk相同的相位的寫入時鐘wclk。寫入時鐘生成電路120可以生成具有與從外部設(shè)備輸入的時鐘clk的相位相反的相位的反相寫入時鐘wclkb。時鐘clk可以被設(shè)置為周期性地跳變以使電子設(shè)備10的操作與外部設(shè)備同步的信號。
[0032]
時鐘分頻電路130可以從控制電路110接收選擇信號sel。時鐘分頻電路130可以從寫入時鐘生成電路120接收寫入時鐘wclk和反相寫入時鐘wclkb。時鐘分頻電路130可以根據(jù)選擇信號sel通過對寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行分頻來生成第一至第四采樣時鐘sclk《1:4》、第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》。當(dāng)選擇信號sel被使能并且因此執(zhí)行第一操作模式時，時鐘分頻電路130可以通過對寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行二分頻來生成第一至第四采樣時鐘sclk《1:4》。當(dāng)選擇信號sel被使能并且因此執(zhí)行第一操作模式時，時鐘分頻電路130可以通過對寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行二分頻來生成第一至第四對齊時鐘aclk《1:4》。當(dāng)選擇信號sel被使能并且因此執(zhí)行第一操作模式時，時鐘分頻電路130可以通過對寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行四分頻來生成第一和第二輸出時鐘oclk《1:2》。當(dāng)選擇信號sel被禁止并且因此執(zhí)行第二操作模式時，時鐘分頻電路130可以通過對
寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行二分頻來生成第一至第四采樣時鐘sclk《1:4》。當(dāng)選擇信號sel被禁止并且因此執(zhí)行第二操作模式時，時鐘分頻電路130可以通過對寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行四分頻來生成第一至第四對齊時鐘aclk《1:4》。當(dāng)選擇信號sel被禁止并且因此執(zhí)行第二操作模式時，時鐘分頻電路130可以通過對寫入時鐘wclk和反相寫入時鐘wclkb的頻率進行八分頻來生成第一和第二輸出時鐘oclk《1:2》。
[0033]
數(shù)據(jù)對齊電路140可以包括比較電路210、采樣電路220和對齊電路230。
[0034]
在第一操作模式中，比較電路210可以接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)din。在第二操作模式中，比較電路210可以接收具有第一電平和第四電平中的任何一個電平的輸入數(shù)據(jù)din。比較電路210可以從控制電路110接收選擇信號sel。在第一操作模式中，比較電路210可以基于具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)din生成第一比較信號cd1、第二比較信號cd2和第三比較信號cd3。在第二操作模式中，比較電路210可以基于具有第一電平和第四電平中的任何一個電平的輸入數(shù)據(jù)din來生成第二比較信號cd2。
[0035]
采樣電路220可以從比較電路210接收第一比較信號cd1、第二比較信號cd2和第三比較信號cd3。采樣電路220可以從時鐘分頻電路130接收第一至第四采樣時鐘sclk《1:4》。在第一操作模式中，采樣電路220可以與第一至第四采樣時鐘sclk《1:4》同步地從第一比較信號cd1、第二比較信號cd2和第三比較信號cd3生成第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》。在第二操作模式中，采樣電路220可以與第一至第四采樣時鐘sclk《1:4》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》。
[0036]
對齊電路230可以從采樣電路220接收第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》。對齊電路230可以從時鐘分頻電路130接收第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》。在第一操作模式中，對齊電路230可以與第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》同步地對齊第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》。對齊電路230可以基于在第一操作模式中對齊的第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》生成對齊數(shù)據(jù)ad。在第二操作模式中，對齊電路230可以與第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》同步地對齊第二采樣數(shù)據(jù)csi2《1:4》。對齊電路230可以基于在第二操作模式中對齊的第二采樣數(shù)據(jù)csi2《1:4》生成對齊數(shù)據(jù)ad。
[0037]
在第一操作模式中，數(shù)據(jù)對齊電路140可以從外部設(shè)備接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)din。在第一操作模式中，數(shù)據(jù)對齊電路140可以通過與第一至第四采樣時鐘sclk《1:4》、第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》同步地對齊輸入數(shù)據(jù)din來生成對齊數(shù)據(jù)ad。在第二操作模式中，數(shù)據(jù)對齊電路140可以從外部設(shè)備接收具有第一電平和第四電平中的任何一個電平的輸入數(shù)據(jù)din。在第二操作模式中，數(shù)據(jù)對齊電路140可以通過與第一至第四采樣時鐘sclk《1:4》、第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》同步地對齊輸入數(shù)據(jù)din來生成對齊數(shù)據(jù)ad。可以串行輸入包括順次輸入的多個比特位的輸入數(shù)據(jù)din。可以并行地生成包括同時生成的多個比特位的對齊數(shù)據(jù)ad。在第一操作模式和第二操作模式中具有第一電平至
第四電平中的任何一個電平的輸入數(shù)據(jù)din將在后面參照圖7和圖8進行描述。在圖1所示的數(shù)據(jù)對齊電路140中從輸入數(shù)據(jù)din生成對齊數(shù)據(jù)ad的操作將在后面參照圖12至圖17進行描述。
[0038]
圖2是圖示時鐘分頻電路130的實施方式的框圖。如圖2所示，時鐘分頻電路130可以包括第一分頻器131、第二分頻器132、第三分頻器133和時鐘選擇電路134。
[0039]
第一分頻器131可以通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率二分頻來生成第一至第四內(nèi)部時鐘iclk《1:4》。在實施方式中，第一分頻器131可以通過將寫入時鐘wclk的頻率二分頻來生成第一至第四內(nèi)部時鐘iclk《1:4》。相應(yīng)的第一至第四內(nèi)部時鐘iclk《1:4》可以被生成為具有90
°
(即，90度)的相位差。第一至第四內(nèi)部時鐘iclk《1:4》可以被生成為具有寫入時鐘wclk的頻率的1/2倍的頻率。
[0040]
第二分頻器132可以通過將第一至第四內(nèi)部時鐘iclk《1:4》的頻率二分頻來生成第一至第四分頻時鐘dclk《1:4》。相應(yīng)的第一至第四分頻時鐘dclk《1:4》可以被生成為具有90
°
的相位差。第一至第四分頻時鐘dclk《1:4》可以被生成為具有寫入時鐘wclk的頻率的1/4倍的頻率。
[0041]
第三分頻器133可以通過將第三分頻時鐘dclk《3》的頻率二分頻來生成第一和第二預(yù)輸出時鐘poclk《1:2》。相應(yīng)的第一和第二預(yù)輸出時鐘poclk《1:2》可以被生成為具有180
°
的相位差。第一和第二預(yù)輸出時鐘poclk《1:2》可以被生成為具有寫入時鐘wclk的頻率的1/8倍的頻率。
[0042]
時鐘選擇電路134可以從第一至第四內(nèi)部時鐘iclk《1:4》生成第一至第四采樣時鐘sclk《1:4》。時鐘選擇電路134可以在第一操作模式和第二操作模式中輸出第一至第四內(nèi)部時鐘iclk《1:4》作為第一至第四采樣時鐘sclk《1:4》。時鐘選擇電路134可以根據(jù)選擇信號sel的邏輯電平從第一至第四內(nèi)部時鐘iclk《1:4》、第一至第四分頻時鐘dclk《1:4》以及第一和第二預(yù)輸出時鐘poclk《1:2》生成第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》。時鐘選擇電路134從第一至第四內(nèi)部時鐘iclk《1:4》、第一至第四分頻時鐘dclk《1:4》以及第一和第二預(yù)輸出時鐘poclk《1:2》生成第一至第四對齊時鐘aclk《1:4》以及第一和第二輸出時鐘oclk《1:2》的操作將在下面參照圖3進行描述。
[0043]
圖3是圖示時鐘選擇電路134的實施方式的電路圖。如圖3所示，時鐘選擇電路134可以包括采樣時鐘生成電路134_1、對齊時鐘生成電路134_2和輸出時鐘生成電路134_3。
[0044]
采樣時鐘生成電路134_1可以包括第一緩沖器150《1》、第二緩沖器150《2》、第三緩沖器150《3》和第四緩沖器150《4》。
[0045]
第一緩沖器150《1》可以通過緩沖第一內(nèi)部時鐘iclk《1》來生成第一采樣時鐘sclk《1》。
[0046]
第二緩沖器150《2》可以通過緩沖第二內(nèi)部時鐘iclk《2》來生成第二采樣時鐘sclk《2》。
[0047]
第三緩沖器150《3》可以通過緩沖第三內(nèi)部時鐘iclk《3》來生成第三采樣時鐘sclk《3》。
[0048]
第四緩沖器150《4》可以通過緩沖第四內(nèi)部時鐘iclk《4》來生成第四采樣時鐘sclk《4》。
[0049]
對齊時鐘生成電路134_2可以包括第一多路復(fù)用器160《1》、第二多路復(fù)用器160《2
》、第三多路復(fù)用器160《3》和第四多路復(fù)用器160《4》。
[0050]
第一多路復(fù)用器160《1》可以根據(jù)選擇信號sel的邏輯電平輸出第二內(nèi)部時鐘iclk《2》和第二分頻時鐘dclk《2》中的任何一個作為第一對齊時鐘aclk《1》。當(dāng)選擇信號sel是邏輯高電平時，第一多路復(fù)用器160《1》可以輸出第二內(nèi)部時鐘iclk《2》作為第一對齊時鐘aclk《1》。當(dāng)選擇信號sel是邏輯低電平時，第一多路復(fù)用器160《1》可以輸出第二分頻時鐘dclk《2》作為第一對齊時鐘aclk《1》。
[0051]
第二多路復(fù)用器160《2》可以根據(jù)選擇信號sel的邏輯電平輸出第三內(nèi)部時鐘iclk《3》和第三分頻時鐘dclk《3》中的任何一個作為第二對齊時鐘aclk《2》。當(dāng)選擇信號sel是邏輯高電平時，第二多路復(fù)用器160《2》可以輸出第三內(nèi)部時鐘iclk《3》作為第二對齊時鐘aclk《2》。當(dāng)選擇信號sel是邏輯低電平時，第二多路復(fù)用器160《2》可以輸出第三分頻時鐘dclk《3》作為第二對齊時鐘aclk《2》。
[0052]
第三多路復(fù)用器160《3》可以根據(jù)選擇信號sel的邏輯電平輸出第四內(nèi)部時鐘iclk《4》和第四分頻時鐘dclk《4》中的任何一個作為第三對齊時鐘aclk《3》。當(dāng)選擇信號sel是邏輯高電平時，第三多路復(fù)用器160《3》可以輸出第四內(nèi)部時鐘iclk《4》作為第三對齊時鐘aclk《3》。當(dāng)選擇信號sel是邏輯低電平時，第三多路復(fù)用器160《3》可以輸出第四分頻時鐘dclk《4》作為第三對齊時鐘aclk《3》。
[0053]
第四多路復(fù)用器160《4》可以根據(jù)選擇信號sel的邏輯電平輸出第一內(nèi)部時鐘iclk《1》和第一分頻時鐘dclk《1》中的任何一個作為第四對齊時鐘aclk《4》。當(dāng)選擇信號sel是邏輯高電平時，第四多路復(fù)用器160《4》可以輸出第一內(nèi)部時鐘iclk《1》作為第四對齊時鐘aclk《4》。當(dāng)選擇信號sel是邏輯低電平時，第四多路復(fù)用器160《4》可以輸出第一分頻時鐘dclk《1》作為第四對齊時鐘aclk《4》。
[0054]
輸出時鐘生成電路134_3可以包括第五多路復(fù)用器170《1》和第六多路復(fù)用器170《2》。
[0055]
第五多路復(fù)用器170《1》可以根據(jù)選擇信號sel的邏輯電平輸出第二分頻時鐘dclk《2》和第一預(yù)輸出時鐘poclk《1》中的任何一個作為第一輸出時鐘oclk《1》。當(dāng)選擇信號sel是邏輯高電平時，第五多路復(fù)用器170《1》可以輸出第二分頻時鐘dclk《2》作為第一輸出時鐘oclk《1》。當(dāng)選擇信號sel是邏輯低電平時，第五多路復(fù)用器170《1》可以輸出第一預(yù)輸出時鐘poclk《1》作為第一輸出時鐘oclk《1》。
[0056]
第六多路復(fù)用器170《2》可以根據(jù)選擇信號sel的邏輯電平輸出第四分頻時鐘dclk《4》和第二預(yù)輸出時鐘poclk《2》中的任何一個輸出作為第二輸出時鐘oclk《2》。當(dāng)選擇信號sel是邏輯高電平時，第六多路復(fù)用器170《2》可以輸出第四分頻時鐘dclk《4》作為第二輸出時鐘oclk《2》。當(dāng)選擇信號sel是邏輯低電平時，第六多路復(fù)用器170《2》可以輸出第二預(yù)輸出時鐘poclk《2》作為第二輸出時鐘oclk《2》。
[0057]
圖4是幫助說明時鐘分頻電路130在第一操作模式中的操作的示圖。
[0058]
控制電路110生成被使能至邏輯高電平以進入第一操作模式的選擇信號sel。
[0059]
時鐘分頻電路130通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率二分頻來生成第一至第四內(nèi)部時鐘iclk《1:4》。相應(yīng)的第一至第四內(nèi)部時鐘iclk《1:4》被生成為具有90
°
的相位差。時鐘分頻電路130通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率四分頻來生成第一至第四分頻時鐘dclk《1:4》。相應(yīng)的第一至第四分頻時鐘dclk《1:4》被生成為具
有90
°
的相位差。時鐘分頻電路130通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率八分頻來生成第一和第二預(yù)輸出時鐘poclk《1:2》。相應(yīng)的第一和第二預(yù)輸出時鐘poclk《1:2》被生成為具有180
°
的相位差。
[0060]
時鐘分頻電路130從第一至第四內(nèi)部時鐘iclk《1:4》生成第一至第四采樣時鐘sclk《1:4》。由于第一至第四采樣時鐘sclk《1:4》被生成為具有與第一至第四內(nèi)部時鐘iclk《1:4》相同的頻率和相同的相位，因此這里將省略對其的描述。
[0061]
時鐘分頻電路130通過接收邏輯高電平的選擇信號sel從第一至第四內(nèi)部時鐘iclk《1:4》生成第一至第四對齊時鐘aclk《1:4》。第一至第四對齊時鐘aclk《1:4》被生成為具有寫入時鐘wclk的頻率的1/2倍的頻率。時鐘分頻電路130從第二內(nèi)部時鐘iclk《2》生成第一對齊時鐘aclk《1》。時鐘分頻電路130從第三內(nèi)部時鐘iclk《3》生成第二對齊時鐘aclk《2》。時鐘分頻電路130從第四內(nèi)部時鐘iclk《4》生成第三對齊時鐘aclk《3》。時鐘分頻電路130從第一內(nèi)部時鐘iclk《1》生成第四對齊時鐘aclk《4》。
[0062]
時鐘分頻電路130通過接收邏輯高電平的選擇信號sel從第二分頻時鐘dclk《2》和第四分頻時鐘dclk《4》生成第一和第二輸出時鐘oclk《1:2》。第一和第二輸出時鐘oclk《1:2》被生成為具有寫入時鐘wclk的頻率的1/4倍的頻率。時鐘分頻電路130從第二分頻時鐘dclk《2》生成第一輸出時鐘oclk《1》。時鐘分頻電路130從第四分頻時鐘dclk《4》生成第二輸出時鐘oclk《2》。
[0063]
圖5是幫助說明時鐘分頻電路130在第二操作模式中的操作的示圖。
[0064]
控制電路110生成被禁止為邏輯低電平以進入第二操作模式的選擇信號sel。
[0065]
時鐘分頻電路130通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率二分頻來生成第一至第四內(nèi)部時鐘iclk《1:4》。相應(yīng)的第一至第四內(nèi)部時鐘iclk《1:4》被生成為具有為90
°
的相位差。時鐘分頻電路130通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率四分頻來生成第一至第四分頻時鐘dclk《1:4》。相應(yīng)的第一至第四分頻時鐘dclk《1:4》被生成為具有90
°
的相位差。時鐘分頻電路130通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率八分頻來生成第一和第二預(yù)輸出時鐘poclk《1:2》。相應(yīng)的第一和第二預(yù)輸出時鐘poclk《1:2》被生成為具有180
°
的相位差。
[0066]
時鐘分頻電路130從第一至第四內(nèi)部時鐘iclk《1:4》生成第一至第四采樣時鐘sclk《1:4》。第一至第四采樣時鐘sclk《1:4》被生成為具有寫入時鐘wclk的頻率的1/2倍的頻率。由于第一至第四采樣時鐘sclk《1:4》被生成為具有與第一至第四內(nèi)部時鐘iclk《1:4》相同的頻率和相同的相位，因此這里將省略對其的描述。
[0067]
時鐘分頻電路130通過接收邏輯低電平的選擇信號sel從第一至第四分頻時鐘dclk《1:4》生成第一至第四對齊時鐘aclk《1:4》。第一至第四對齊時鐘aclk《1:4》被生成為具有寫入時鐘wclk的頻率的1/4倍的頻率。時鐘分頻電路130從第二分頻時鐘dclk《2》生成第一對齊時鐘aclk《1》。時鐘分頻電路130從第三分頻時鐘dclk《3》生成第二對齊時鐘aclk《2》。時鐘分頻電路130從第四分頻時鐘dclk《4》生成第三對齊時鐘aclk《3》。時鐘分頻電路130從第一分頻時鐘dclk《1》生成第四對齊時鐘aclk《4》。
[0068]
時鐘分頻電路130通過接收邏輯低電平的選擇信號sel從第一和第二預(yù)輸出時鐘poclk《1:2》生成第一和第二輸出時鐘oclk《1:2》。第一和第二輸出時鐘oclk《1:2》被生成為具有寫入時鐘wclk的頻率的1/8倍的頻率。時鐘分頻電路130從第一預(yù)輸出時鐘poclk《1》生
成第一輸出時鐘oclk《1》。時鐘分頻電路130從第二預(yù)輸出時鐘poclk《2》生成第二輸出時鐘oclk《2》。
[0069]
圖6是圖示比較電路210的實施方式的框圖。如圖6所示，比較電路210可以包括第一比較器211、第二比較器212和第三比較器213。
[0070]
第一比較器211可以在選擇信號sel被使能為邏輯高電平時操作。當(dāng)在第一操作模式中以邏輯高電平輸入選擇信號sel時，第一比較器211可以通過比較第一參考電壓vrefh和輸入數(shù)據(jù)din來生成第一比較信號cd1。
[0071]
第二比較器212可以在第一操作模式和第二操作模式中通過比較第二參考電壓vrefm和輸入數(shù)據(jù)din來生成第二比較信號cd2。
[0072]
第三比較器213可以在選擇信號sel被使能為邏輯高電平時操作。當(dāng)在第一操作模式中以邏輯高電平輸入選擇信號sel時，第三比較器213可以通過比較第三參考電壓vrefl和輸入數(shù)據(jù)din來生成第三比較信號cd3。
[0073]
第一操作模式中輸入數(shù)據(jù)din、第一參考電壓vrefh、第二參考電壓vrefm和第三參考電壓vrefl的電平將在下面參照圖7進行描述。
[0074]
在第一操作模式中，輸入數(shù)據(jù)din的第四電平4th level表示高于第一參考電壓vrefh的電平的電壓電平。
[0075]
在第一操作模式中，輸入數(shù)據(jù)din的第三電平3rd level表示低于第一參考電壓vrefh的電平并且高于第二參考電壓vrefm的電平的電壓電平。
[0076]
在第一操作模式中，輸入數(shù)據(jù)din的第二電平2nd level表示低于第二參考電壓vrefm的電平并且高于第三參考電壓vrefl的電平的電壓電平。
[0077]
在第一操作模式中，輸入數(shù)據(jù)din的第一電平1st level表示低于第三參考電壓vrefl的電平的電壓電平。
[0078]
第一參考電壓vrefh是具有在輸入數(shù)據(jù)din的第四電平4th level和輸入數(shù)據(jù)din的第三電平3rd level之間的電平的電壓。
[0079]
第二參考電壓vrefm是具有在輸入數(shù)據(jù)din的第三電平3rd level和輸入數(shù)據(jù)din的第二電平2nd level之間的電平的電壓。
[0080]
第三參考電壓vrefl是具有在輸入數(shù)據(jù)din的第二電平2nd level和輸入數(shù)據(jù)din的第一電平1st level之間的電平的電壓。
[0081]
第二操作模式中輸入數(shù)據(jù)din和第二參考電壓vrefm的電平將在下面參照圖8進行描述。
[0082]
在第二操作模式中，輸入數(shù)據(jù)din的第四電平4th level表示高于第二參考電壓vrefm的電平的電壓電平。輸入數(shù)據(jù)din的第四電平4th level表示輸入數(shù)據(jù)din為邏輯高電平的情況。輸入數(shù)據(jù)din的第四電平4th level表示與上面參照圖7描述的輸入數(shù)據(jù)din的第四電平4th level相同的電壓電平。
[0083]
在第二操作模式中，輸入數(shù)據(jù)din的第一電平1st level表示低于第二參考電壓vrefm的電平的電壓電平。輸入數(shù)據(jù)din的第一電平1st level表示輸入數(shù)據(jù)din為邏輯低電平的情況。輸入數(shù)據(jù)din的第一電平1st level表示與上面參照圖7描述的輸入數(shù)據(jù)din的第一電平1st level相同的電壓電平。
[0084]
第二參考電壓vrefm是具有在輸入數(shù)據(jù)din的第四電平4th level和輸入數(shù)據(jù)din
的第一電平1st level之間的電平的電壓。
[0085]
圖9是圖示采樣電路220的實施方式的示圖。如圖9所述，采樣電路220可以包括第一驅(qū)動器221、第二驅(qū)動器222和第三驅(qū)動器223。
[0086]
第一驅(qū)動器221可以在選擇信號sel被使能為邏輯高電平時操作。當(dāng)在第一操作模式中以邏輯高電平輸入選擇信號sel時，第一驅(qū)動器221可以與第一至第四采樣時鐘sclk《1:4》同步地從第一比較信號cd1生成第一采樣數(shù)據(jù)csi1《1:4》。第一采樣數(shù)據(jù)csi1《1:4》的第一比特位csi1《1》與第一采樣時鐘sclk《1》同步地從第一比較信號cd1生成，第一采樣數(shù)據(jù)csi1《1:4》的第二比特位csi1《2》與第二采樣時鐘sclk《2》同步地從第一比較信號cd1生成，第一采樣數(shù)據(jù)csi1《1:4》的第三比特位csi1《3》與第三采樣時鐘sclk《3》同步地從第一比較生成信號cd1生成，并且第一采樣數(shù)據(jù)csi1《1:4》的第四比特位csi1《4》與第四采樣時鐘sclk《4》同步地從第一比較信號cd1生成。盡管第一驅(qū)動器221被示為一個電路，但是第一驅(qū)動器221可以對應(yīng)于第一至第四采樣時鐘sclk《1:4》的比特位的數(shù)目由四個電路實現(xiàn)。
[0087]
第二驅(qū)動器222可以在第一操作模式和第二操作模式中與第一至第四采樣時鐘sclk《1:4》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》。第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》與第一采樣時鐘sclk《1》同步地從第二比較信號cd2生成，第二采樣數(shù)據(jù)csi2《1:4》的第二比特位csi2《2》與第二采樣時鐘sclk《2》同步地從第二比較信號cd2生成，第二采樣數(shù)據(jù)csi2《1:4》的第三比特位csi2《3》與第三采樣時鐘sclk《3》同步地從第二比較信號cd2生成，并且第二采樣數(shù)據(jù)csi2《1:4》的第四比特位csi2《4》與第四采樣時鐘sclk《4》同步地從第二比較信號cd2生成。盡管第二驅(qū)動器222被示為一個電路，但是第二驅(qū)動器222可以對應(yīng)于第一至第四采樣時鐘sclk《1:4》的比特位的數(shù)目由四個電路實現(xiàn)。
[0088]
第三驅(qū)動器223可以在選擇信號sel被使能為邏輯高電平時操作。當(dāng)在第一操作模式中以邏輯高電平輸入選擇信號sel時，第三驅(qū)動器223可以與第一至第四采樣時鐘sclk《1:4》同步地從第三比較信號cd3生成第三采樣數(shù)據(jù)csi3《1:4》。第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》與第一采樣時鐘sclk《1》同步地從第三比較信號cd3生成，第三采樣數(shù)據(jù)csi3《1:4》的第二比特位csi3《2》與第二采樣時鐘sclk《2》同步地從第三比較信號cd3生成，第三采樣數(shù)據(jù)csi3《1:4》的第三比特位csi3《3》與第三采樣時鐘sclk《3》同步地從第三比較信號cd3生成，并且第三采樣數(shù)據(jù)csi3《1:4》的第四比特位csi3《4》與第四采樣時鐘sclk《4》同步地從第三比較信號cd3生成。盡管第三驅(qū)動器223被示為一個電路，但是第三驅(qū)動器223可以對應(yīng)于第一至第四采樣時鐘sclk《1:4》的比特位的數(shù)目由四個電路實現(xiàn)。
[0089]
圖10是圖示對齊電路230的實施方式的框圖。如圖10所述，對齊電路230可以包括編碼器231、第一對齊電路232和第二對齊電路233。
[0090]
編碼器231可以在第一操作模式中通過對第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》進行編碼來生成第一至第八編碼數(shù)據(jù)ed《1:8》。當(dāng)在第一操作模式中輸入邏輯高電平的選擇信號sel時，編碼器231可以通過對第一采樣數(shù)據(jù)csi1《1:4》的第一比特位csi1《1》、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》和第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》編碼來生成第一和第二編碼數(shù)據(jù)ed《1:2》。當(dāng)在第一操作模式中輸入邏輯高電平的選擇信號sel時，編碼器231可以通過對第一采樣數(shù)據(jù)csi1《1:4》的第二比特位csi1《2》、第二采樣數(shù)據(jù)csi2《1:4》的第二比特位csi2《2》和第三采樣數(shù)據(jù)csi3《1:4》的第二比特位csi3《2》編碼來生成第三和第四編碼數(shù)據(jù)ed《3:4》。當(dāng)在第一操
作模式中輸入邏輯高電平的選擇信號sel時，編碼器231可以通過對第一采樣數(shù)據(jù)csi1《1:4》的第三比特位csi1《3》、第二采樣數(shù)據(jù)csi2《1:4》的第三比特位csi2《3》和第三采樣數(shù)據(jù)csi3《1:4》的第三比特位csi3《3》編碼來生成第五和第六編碼數(shù)據(jù)ed《5:6》。當(dāng)在第一操作模式中輸入邏輯高電平的選擇信號sel時，編碼器231可以通過對第一采樣數(shù)據(jù)csi1《1:4》的第四比特位csi1《4》、第二采樣數(shù)據(jù)csi2《1:4》的第四比特位csi2《4》和第三采樣數(shù)據(jù)csi3《1:4》的第四比特位csi3《4》編碼來生成第七和第八編碼數(shù)據(jù)ed《7:8》。編碼器231通過對第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》進行編碼來生成第一至第八編碼數(shù)據(jù)ed《1:8》的操作將在后面參照圖11進行描述。
[0091]
第一對齊電路232可以在第一操作模式中通過對齊第一至第八編碼數(shù)據(jù)ed《1:8》來生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。當(dāng)在第一操作模式中以邏輯高電平輸入選擇信號sel時，第一對齊電路232可以通過與第一至第四對齊時鐘aclk《1:4》同步地對齊第一至第八編碼數(shù)據(jù)ed《1:8》來生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。在第二操作模式中，第一對齊電路232可以通過對齊第二采樣數(shù)據(jù)csi2《1:4》來生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。當(dāng)在第二操作模式中以邏輯低電平輸入選擇信號sel時，第一對齊電路232可以通過與第一至第四對齊時鐘aclk《1:4》同步地對齊第二采樣數(shù)據(jù)csi2《1:4》來生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。第一對齊電路232可以包括多個鎖存電路，并且可以執(zhí)行鎖存第一至第八編碼數(shù)據(jù)ed《1:8》和重新對齊鎖存的第一至第八編碼數(shù)據(jù)ed《1:8》的操作。第一對齊電路232在第一操作模式和第二操作模式中生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》的操作將在后面參照圖12至圖17進行描述。
[0092]
第二對齊電路233可以在第一操作模式和第二操作模式中通過與第一和第二輸出時鐘oclk《1:2》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》來生成對齊數(shù)據(jù)ad。第二對齊電路233可以包括多個鎖存電路，并且可以執(zhí)行鎖存第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》和重新對齊鎖存的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》的操作。第二對齊電路233在第一操作模式和第二操作模式中生成對齊數(shù)據(jù)ad的操作將在后面參照圖12至圖17進行描述。
[0093]
下面將以編碼器231根據(jù)第一采樣數(shù)據(jù)csi1《1:4》的第一比特位csi1《1》、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》和第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》生成的第一和第二編碼數(shù)據(jù)ed《1:2》的邏輯電平為例，參照圖11描述編碼器231在第一操作模式中的操作。
[0094]
當(dāng)?shù)谝徊蓸訑?shù)據(jù)csi1《1:4》的第一比特位csi1《1》為邏輯高電平(即h)、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》為邏輯高電平并且第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》為邏輯高電平時，編碼器231可以生成邏輯高電平的第一編碼數(shù)據(jù)ed《1》和邏輯高電平的第二編碼數(shù)據(jù)ed《2》。
[0095]
當(dāng)?shù)谝徊蓸訑?shù)據(jù)csi1《1:4》的第一比特位csi1《1》為邏輯低電平(即l)、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》為邏輯高電平并且第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》為邏輯高電平時，編碼器231可以生成邏輯高電平的第一編碼數(shù)據(jù)ed《1》和邏輯低電平的第二編碼數(shù)據(jù)ed《2》。
[0096]
當(dāng)?shù)谝徊蓸訑?shù)據(jù)csi1《1:4》的第一比特位csi1《1》為邏輯低電平、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》為邏輯低電平并且第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》為邏輯高電平時，編碼器231可以生成邏輯低電平的第一編碼數(shù)據(jù)ed《1》和邏輯高
電平的第二編碼數(shù)據(jù)ed《2》。
[0097]
當(dāng)?shù)谝徊蓸訑?shù)據(jù)csi1《1:4》的第一比特位csi1《1》為邏輯低電平、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》為邏輯低電平并且第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》為邏輯低電平時，編碼器231可以生成邏輯低電平的第一編碼數(shù)據(jù)ed《1》和邏輯低電平的第二編碼數(shù)據(jù)ed《2》。
[0098]
編碼器231生成第三至第八編碼數(shù)據(jù)ed《3:8》的操作與編碼器231生成第一和第二編碼數(shù)據(jù)ed《1:2》的操作相同，因此將省略對其的描述。
[0099]
下面將參照圖12描述根據(jù)本公開的實施方式的電子設(shè)備10的第一操作模式中的數(shù)據(jù)對齊操作，作為從32比特位輸入數(shù)據(jù)din《1:32》生成第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》的操作。
[0100]
在第一操作模式中，輸入數(shù)據(jù)din《1:32》的32個比特位被順次輸入，每一個具有如圖7所示的第一至第四電平中的任何一個電平。32比特位輸入數(shù)據(jù)din《1:32》被實現(xiàn)為順次輸入的第一至第十六脈沖，并且實現(xiàn)為每個脈沖包括2比特位輸入數(shù)據(jù)din。
[0101]
控制電路110生成被使能為邏輯高電平以進入第一操作模式的選擇信號sel。
[0102]
時鐘分頻電路130根據(jù)邏輯高電平的選擇信號sel而通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率二分頻來生成第一至第四采樣時鐘sclk《1:4》。
[0103]
在時間點tl，比較電路210的第一比較器211通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第一參考電壓vrefh和輸入數(shù)據(jù)din的第一脈沖來生成第一比較信號cdl。比較電路210的第二比較器212通過比較第二參考電壓vrefm和輸入數(shù)據(jù)din的第一脈沖來生成第二比較信號cd2。比較電路210的第三比較器213通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第三參考電壓vrefl和輸入數(shù)據(jù)din的第一脈沖來生成第三比較信號cd3。包括在輸入數(shù)據(jù)din中的第一脈沖包括第一和第二輸入數(shù)據(jù)din《1:2》。
[0104]
采樣電路220的第一驅(qū)動器221通過接收邏輯高電平的選擇信號sel進行操作，并且與第一采樣時鐘sclk《1》同步地從第一比較信號cd1生成第一采樣數(shù)據(jù)csi1《1:4》的第一比特位csi1《1》。采樣電路220的第二驅(qū)動器222與第一采樣時鐘sclk《1》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》。采樣電路220的第三驅(qū)動器223通過接收邏輯高電平的選擇信號sel進行操作，并且與第一采樣時鐘sclk《1》同步地從第三比較信號cd3生成第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》。第一采樣數(shù)據(jù)csi1《1:4》的第一比特位csi1《1》、第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》和第三采樣數(shù)據(jù)csi3《1:4》的第一比特位csi3《1》是從輸入數(shù)據(jù)din中包括的第一脈沖生成的。
[0105]
在時間點t2，比較電路210的第一比較器211通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第一參考電壓vrefh和輸入數(shù)據(jù)din的第二脈沖來生成第一比較信號cdl。比較電路210的第二比較器212通過比較第二參考電壓vrefm和輸入數(shù)據(jù)din的第二脈沖來生成第二比較信號cd2。比較電路210的第三比較器213通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第三參考電壓vrefl和輸入數(shù)據(jù)din的第二脈沖來生成第三比較信號cd3。輸入數(shù)據(jù)din中包括的第二脈沖包括第三和第四輸入數(shù)據(jù)din《3:4》。
[0106]
采樣電路220的第一驅(qū)動器221通過接收邏輯高電平的選擇信號sel進行操作，并且與第二采樣時鐘sclk《2》同步地從第一比較信號cd1生成第一采樣數(shù)據(jù)csi1《1:4》的第二比特位csi1《2》。采樣電路220的第二驅(qū)動器222與第二采樣時鐘sclk《2》同步地從第二比較
信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第二比特位csi2《2》。采樣電路220的第三驅(qū)動器223通過接收邏輯高電平的選擇信號sel進行操作，并且與第二采樣時鐘sclk《2》同步地從第三比較信號cd3生成第三采樣數(shù)據(jù)csi3《1:4》的第二比特位csi3《2》。第一采樣數(shù)據(jù)csi1《1:4》的第二比特位csi1《2》、第二采樣數(shù)據(jù)csi2《1:4》的第二比特位csi2《2》和第三采樣數(shù)據(jù)csi3《1:4》的第二比特位csi3《2》是從輸入數(shù)據(jù)din中包括的第二脈沖生成。
[0107]
在時間點t3，比較電路210的第一比較器211通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第一參考電壓vrefh和輸入數(shù)據(jù)din的第三脈沖生成第一比較信號cdl。比較電路210的第二比較器212通過比較第二參考電壓vrefm和輸入數(shù)據(jù)din的第三脈沖來生成第二比較信號cd2。比較電路210的第三比較器213通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第三參考電壓vrefl和輸入數(shù)據(jù)din的第三脈沖來生成第三比較信號cd3。包括在輸入數(shù)據(jù)din中的第三脈沖包括第五和第六輸入數(shù)據(jù)din《5:6》。
[0108]
采樣電路220的第一驅(qū)動器221通過接收邏輯高電平的選擇信號sel進行操作，并且與第三采樣時鐘sclk《3》同步地從第一比較信號cd1生成第一采樣數(shù)據(jù)csi1《1:4》的第三比特位csi1《3》。采樣電路220的第二驅(qū)動器222與第三采樣時鐘sclk《3》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第三比特位csi2《3》。采樣電路220的第三驅(qū)動器223通過接收邏輯高電平的選擇信號sel進行操作，并且與第三采樣時鐘sclk《3》同步地從第三比較信號cd3生成第三采樣數(shù)據(jù)csi3《1:4》的第三比特位csi3《3》。第一采樣數(shù)據(jù)csi1《1:4》的第三比特位csi1《3》、第二采樣數(shù)據(jù)csi2《1:4》的第三比特位csi2《3》和第三采樣數(shù)據(jù)csi3《1:4》的第三比特位csi3《3》是從輸入數(shù)據(jù)din中包括的第三脈沖生成的。
[0109]
在時間點t4，比較電路210的第一比較器211通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第一參考電壓vrefh和輸入數(shù)據(jù)din的第四脈沖來生成第一比較信號cdl。比較電路210的第二比較器212通過比較第二參考電壓vrefm和輸入數(shù)據(jù)din的第四脈沖來生成第二比較信號cd2。比較電路210的第三比較器213通過接收邏輯高電平的選擇信號sel進行操作，并且通過比較第三參考電壓vrefl和輸入數(shù)據(jù)din的第四脈沖來生成第三比較信號cd3。包括在輸入數(shù)據(jù)din中的第四脈沖包括第七和第八輸入數(shù)據(jù)din《7:8》。
[0110]
采樣電路220的第一驅(qū)動器221通過接收邏輯高電平的選擇信號sel進行操作，并且與第四采樣時鐘sclk《4》同步地從第一比較信號cd1生成第一采樣數(shù)據(jù)csi1《1:4》的第四比特位csi1《4》。采樣電路220的第二驅(qū)動器222與第四采樣時鐘sclk《4》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第四比特位csi2《4》。采樣電路220的第三驅(qū)動器223通過接收邏輯高電平的選擇信號sel進行操作，并且與第四采樣時鐘sclk《4》同步地從第三比較信號cd3生成第三采樣數(shù)據(jù)csi3《1:4》的第四比特位csi3《4》。第一采樣數(shù)據(jù)csi1《1:4》的第四比特位csi1《4》、第二采樣數(shù)據(jù)csi2《1:4》的第四比特位csi2《4》和第三采樣數(shù)據(jù)csi3《1:4》的第四比特位csi3《4》是從輸入數(shù)據(jù)din中包括的第四脈沖生成的。
[0111]
從輸入數(shù)據(jù)din的第五至第十六脈沖生成的第一采樣數(shù)據(jù)csi1《1:4》的比特位、第二采樣數(shù)據(jù)csi2《1:4》的比特位和第三采樣數(shù)據(jù)csi3《1:4》的比特位以與從時間點t1到時間點t4的操作中生成的比特位相同的方式生成，因此將省略對其的詳細描述。
[0112]
下面將參照圖13描述根據(jù)本公開的實施方式的電子設(shè)備10的第一操作模式中的數(shù)據(jù)對齊操作，作為從第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》的操作。
[0113]
時鐘分頻電路130根據(jù)邏輯高電平的選擇信號sel而通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率二分頻生成第一至第四對齊時鐘aclk《1:4》。
[0114]
編碼器231根據(jù)邏輯高電平的選擇信號sel通過對第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》進行編碼來生成第一至第八編碼數(shù)據(jù)ed《1:8》。
[0115]
在時間點t5，第一對齊電路232與第二對齊時鐘aclk《2》同步地對齊第一和第二編碼數(shù)據(jù)ed《1:2》。對齊的第一和第二編碼數(shù)據(jù)ed《1:2》是從輸入數(shù)據(jù)din的第一脈沖生成的。
[0116]
在時間點t6，第一對齊電路232與第三對齊時鐘aclk《3》同步地對齊第三和第四編碼數(shù)據(jù)ed《3:4》。對齊的第三和第四編碼數(shù)據(jù)ed《3:4》是從輸入數(shù)據(jù)din的第二脈沖生成的。
[0117]
在時間點t7，第一對齊電路232與第四對齊時鐘aclk《4》同步地對齊第五和第六編碼數(shù)據(jù)ed《5:6》，并且從對齊的第五和第六編碼數(shù)據(jù)ed《5:6》生成第一和第二預(yù)對齊數(shù)據(jù)pad《1:2》。對齊的第五和第六編碼數(shù)據(jù)ed《5:6》是從輸入數(shù)據(jù)din的第三脈沖生成的。第一和第二預(yù)對齊數(shù)據(jù)pad《1:2》是從輸入數(shù)據(jù)din的第三脈沖生成的。
[0118]
第一對齊電路232與第四對齊時鐘aclk《4》同步地從在時間點t5對齊的第一和第二編碼數(shù)據(jù)ed《1:2》生成第五和第六預(yù)對齊數(shù)據(jù)pad《5:6》。第五和第六預(yù)對齊數(shù)據(jù)pad《5:6》是從輸入數(shù)據(jù)din的第一脈沖生成的。第一對齊電路232與第四對齊時鐘aclk《4》同步地從在時間點t6對齊的第三和第四編碼數(shù)據(jù)ed《3:4》生成第七和第八預(yù)對齊數(shù)據(jù)pad《7:8》。第七和第八預(yù)對齊數(shù)據(jù)pad《7:8》是從輸入數(shù)據(jù)din的第二脈沖生成的。
[0119]
在時間點t8，第一對齊電路232與第一對齊時鐘aclk《1》同步地對齊第七和第八編碼數(shù)據(jù)ed《7:8》，并且從對齊的第七和第八編碼數(shù)據(jù)ed《7:8》生成第三和第四預(yù)對齊數(shù)據(jù)pad《3:4》。對齊的第七和第八編碼數(shù)據(jù)ed《7:8》是從輸入數(shù)據(jù)din的第四脈沖生成的。第三和第四預(yù)對齊數(shù)據(jù)pad《3:4》是從輸入數(shù)據(jù)din的第四脈沖生成的。
[0120]
從輸入數(shù)據(jù)din的第五至第十六脈沖生成的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》以與在從時間點t5到時間點t8的操作中生成的預(yù)對齊數(shù)據(jù)相同的方式生成，因此將省略其詳細描述。
[0121]
已經(jīng)描述了第一對齊電路232與第一至第四對齊時鐘aclk《1:4》同步地對齊從第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》編碼的第一至第八編碼數(shù)據(jù)ed《1:8》，但這僅是示例。在另一個實施方式中，第一對齊電路232可以通過如下方式實現(xiàn)，先使第一采樣數(shù)據(jù)csi1《1:4》、第二采樣數(shù)據(jù)csi2《1:4》和第三采樣數(shù)據(jù)csi3《1:4》與第一至第四對齊時鐘aclk《1:4》同步來生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》、以及從生成的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》生成第一至第八編碼數(shù)據(jù)ed《1:8》。
[0122]
下面將參照圖14描述根據(jù)本公開的實施方式的電子設(shè)備10的第一操作模式中的數(shù)據(jù)對齊操作，作為從第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》生成32比特位對齊數(shù)據(jù)ad《1:32》的操作。
[0123]
時鐘分頻電路130根據(jù)邏輯高電平的選擇信號sel而通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率四分頻來生成第一和第二輸出時鐘oclk《1:2》。
[0124]
在時間點t9，第二對齊電路233與第二輸出時鐘oclk《2》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第一至第四脈沖生成的。
[0125]
在時間點t10，第二對齊電路233與第一輸出時鐘oclk《1》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第五至第八脈沖生成的。
[0126]
第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t9對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第一至第四脈沖生成的。
[0127]
在時間點t11，第二對齊電路233與第二輸出時鐘oclk《2》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第九至第十二脈沖生成的。
[0128]
在時間點t12，第二對齊電路233與第一輸出時鐘oclk《1》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第十三至第十六脈沖生成的。
[0129]
第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t11對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第九至第十二脈沖生成的。
[0130]
第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t10對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第一至第八脈沖生成的。
[0131]
在時間點t13，第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t12對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第九至第十六脈沖生成的。
[0132]
第二對齊電路233通過與第一輸出時鐘oclk《1》同步地重新對齊在時間點t12對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》生成第一至第十六對齊數(shù)據(jù)ad《1:16》。第一至第十六對齊數(shù)據(jù)ad《1:16》是從輸入數(shù)據(jù)din的第一至第八脈沖生成的。
[0133]
第二對齊電路233通過與第一輸出時鐘oclk《1》同步地重新對齊在時間點t13對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》生成第十七至第三十二對齊數(shù)據(jù)ad《17:32》。第十七至第三十二對齊數(shù)據(jù)ad《17:32》是從輸入數(shù)據(jù)din的第九至第十六脈沖生成的。
[0134]
下面將參照圖15描述根據(jù)本公開的實施方式的電子設(shè)備10的第二操作模式中的數(shù)據(jù)對齊操作，作為從32比特位輸入數(shù)據(jù)din《1:32》生成第二采樣數(shù)據(jù)csi2《1:4》的操作。
[0135]
在第二操作模式中，輸入數(shù)據(jù)din《1:32》的32個比特位可以順次輸入，每一個具有如圖8所示的第一電平和第四電平中的任何一個電平。32比特位輸入數(shù)據(jù)din《1:32》可以實現(xiàn)為順次輸入的第一至第三十二脈沖，并且可以實現(xiàn)為每個脈沖包括1比特位輸入數(shù)據(jù)din。
[0136]
控制電路110生成被禁止為邏輯低電平以進入第二操作模式的選擇信號sel。
[0137]
時鐘分頻電路130根據(jù)邏輯低電平的選擇信號sel而通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率二分頻來生成第一至第四采樣時鐘sclk《1:4》。
[0138]
比較電路210的第二比較器212通過比較第二參考電壓vrefm和第一至第三十二輸入數(shù)據(jù)din《1:32》來生成第二比較信號cd2。
[0139]
在時間點t31，采樣電路220的第二驅(qū)動器222與第一采樣時鐘sclk《1》同步地從第
二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》。第二采樣數(shù)據(jù)csi2《1:4》的第一比特位csi2《1》是從輸入數(shù)據(jù)din的第一脈沖生成的。
[0140]
在時間點t32，采樣電路220的第二驅(qū)動器222與第二采樣時鐘sclk《2》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第二比特位csi2《2》。第二采樣數(shù)據(jù)csi2《1:4》的第二比特位csi2《2》是從輸入數(shù)據(jù)din的第二脈沖生成的。
[0141]
在時間點t33，采樣電路220的第二驅(qū)動器222與第三采樣時鐘sclk《3》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第三比特位csi2《3》。第二采樣數(shù)據(jù)csi2《1:4》的第三比特位csi2《3》是從輸入數(shù)據(jù)din的第三脈沖生成的。
[0142]
在時間點t34，采樣電路220的第二驅(qū)動器222與第四采樣時鐘sclk《4》同步地從第二比較信號cd2生成第二采樣數(shù)據(jù)csi2《1:4》的第四比特位csi2《4》。第二采樣數(shù)據(jù)csi2《1:4》的第四比特位csi2《4》是根據(jù)輸入數(shù)據(jù)din的第四脈沖生成的。
[0143]
從輸入數(shù)據(jù)din的第五至第三十二脈沖生成的第二采樣數(shù)據(jù)csi2《1:4》的比特位以與從時間點t31到時間點t34的操作中生成的比特位相同的方式生成，因此將省略其詳細描述。
[0144]
下面將參照圖16描述根據(jù)本公開的實施方式的電子設(shè)備10的第二操作模式中的數(shù)據(jù)對齊操作，作為從第二采樣數(shù)據(jù)csi2《1:4》生成第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》的操作。
[0145]
時鐘分頻電路130根據(jù)邏輯低電平的選擇信號sel而通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率四分頻來生成第一至第四對齊時鐘aclk《1:4》。
[0146]
在時間點t35，第一對齊電路232與第二對齊時鐘aclk《2》同步地對齊第二采樣數(shù)據(jù)csi2《1:4》的第一和第二比特位csi2《1:2》。第二采樣數(shù)據(jù)csi2《1:4》的對齊的第一和第二比特位csi2《1:2》是從輸入數(shù)據(jù)din的第一和第二脈沖生成的。
[0147]
在時間點t36，第一對齊電路232與第三對齊時鐘aclk《3》同步地對齊第二采樣數(shù)據(jù)csi2《1:4》的第三和第四比特位csi2《3:4》。第二采樣數(shù)據(jù)csi2《1:4》的對齊的第三和第四比特位csi2《3:4》是從輸入數(shù)據(jù)din的第三和第四脈沖生成的。
[0148]
在時間點t37，第一對齊電路232與第四對齊時鐘aclk《4》同步對齊第二采樣數(shù)據(jù)csi2《1:4》的第一和第二比特位csi2《1:2》，并且從第二采樣數(shù)據(jù)csi2《1:4》的對齊的第一和第二比特位csi2《1:2》生成第一和第二預(yù)對齊數(shù)據(jù)pad《1:2》。第二采樣數(shù)據(jù)csi2《1:4》的對齊的第一和第二比特位csi2《1:2》是從輸入數(shù)據(jù)din的第五和第六脈沖生成的。第一和第二預(yù)對齊數(shù)據(jù)pad《1:2》是從輸入數(shù)據(jù)din的第五和第六脈沖生成的。
[0149]
第一對齊電路232與第四對齊時鐘aclk《4》同步地從在時間點t35對齊的第二采樣數(shù)據(jù)csi2《1:4》的第一和第二比特位csi2《1:2》生成第五和第六預(yù)對齊數(shù)據(jù)pad《5:6》。第五和第六預(yù)對齊數(shù)據(jù)pad《5:6》是從輸入數(shù)據(jù)din的第一和第二脈沖生成的。第一對齊電路232與第四對齊時鐘aclk《4》同步地從在時間點t36對齊的第二采樣數(shù)據(jù)csi2《1:4》的第三和第四比特位csi2《3:4》生成第七和第八預(yù)對齊數(shù)據(jù)pad《7:8》。第七和第八預(yù)對齊數(shù)據(jù)pad《7:8》是從輸入數(shù)據(jù)din的第三和第四脈沖生成的。
[0150]
在時間點t38，第一對齊電路232與第一對齊時鐘aclk《1》同步地對齊第二采樣數(shù)據(jù)csi2《1:4》的第三和第四比特位csi2《3:4》，并且從第二采樣數(shù)據(jù)csi2《1:4》的對齊的第三和第四比特位csi2《3:4》生成第三和第四預(yù)對齊數(shù)據(jù)pad《3:4》。第二采樣數(shù)據(jù)csi2《1:4》
的對齊的第三和第四比特位csi2《3:4》是從輸入數(shù)據(jù)din的第七和第八脈沖生成的。第三和第四預(yù)對齊數(shù)據(jù)pad《3:4》是從輸入數(shù)據(jù)din的第七和第八脈沖生成的。
[0151]
從輸入數(shù)據(jù)din的第九至第三十二脈沖生成的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》以與在從時間點t35到時間點t38的操作中生成的預(yù)對齊數(shù)據(jù)相同的方式生成，因此將省略其詳細描述。
[0152]
下面將參照圖17描述根據(jù)本公開的實施方式的電子設(shè)備10的第二操作模式中的數(shù)據(jù)對齊操作，作為從第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》生成32比特位對齊數(shù)據(jù)ad《1:32》的操作。
[0153]
時鐘分頻電路130根據(jù)邏輯低電平的選擇信號sel而通過將寫入時鐘wclk和反相寫入時鐘wclkb的頻率八分頻來生成第一和第二輸出時鐘oclk《1:2》。
[0154]
在時間點t39，第二對齊電路233與第二輸出時鐘oclk《2》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第一至第八脈沖生成的。
[0155]
在時間點t40，第二對齊電路233與第一輸出時鐘oclk《1》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第九至第十六脈沖生成的。
[0156]
第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t39對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第一至第八脈沖生成的。
[0157]
在時間點t41，第二對齊電路233與第二輸出時鐘oclk《2》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第十七至第二十四脈沖生成的。
[0158]
在時間點t42，第二對齊電路233與第一輸出時鐘oclk《1》同步地對齊第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第二十五至第三十二脈沖生成的。
[0159]
第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t41對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第十七至第二十四脈沖生成的。
[0160]
第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t40對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第一至第十六脈沖生成的。
[0161]
在時間點t43，第二對齊電路233與第一輸出時鐘oclk《1》同步地重新對齊在時間點t42對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》。對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》是從輸入數(shù)據(jù)din的第十七至第三十二脈沖生成的。
[0162]
第二對齊電路233與第一輸出時鐘oclk《1》同步地通過重新對齊在時間點t42對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》來生成第一至第十六對齊數(shù)據(jù)ad《1:16》。第一至第十六對齊數(shù)據(jù)ad《1:16》是從輸入數(shù)據(jù)din的第一至第十六脈沖生成的。
[0163]
第二對齊電路233與第一輸出時鐘oclk《1》同步地通過重新對齊在時間點t43對齊的兩個第一至第八預(yù)對齊數(shù)據(jù)pad《1:8》來生成第十七至第三十二對齊數(shù)據(jù)ad《17:32》。第
十七至第三十二對齊數(shù)據(jù)ad《17:32》是從輸入數(shù)據(jù)din的第十七至第三十二脈沖生成的。
[0164]
如從以上描述中顯見的，根據(jù)本公開的實施方式的電子設(shè)備10可以支持第一操作模式和第二操作模式，在第一操作模式中，在數(shù)據(jù)對齊操作期間，將數(shù)據(jù)的脈沖幅度調(diào)整為四個電平并且每個脈沖輸入/輸出2比特位數(shù)據(jù)，而在第二操作模式中，在數(shù)據(jù)對齊操作期間，數(shù)據(jù)中的邏輯高電平的比特位和邏輯低電平的比特位均保持其邏輯電平直到輸入下一比特位的時間點。電子設(shè)備10可以在數(shù)據(jù)對齊操作期間通過根據(jù)高速操作和低速操作選擇性地執(zhí)行第一操作模式和第二操作模式來確保數(shù)據(jù)對齊操作的可靠性。
[0165]
圖18是圖示根據(jù)本公開的實施方式的電子系統(tǒng)1000的配置的框圖。如圖18所示，電子系統(tǒng)1000可以包括主機1100和半導(dǎo)體系統(tǒng)1200。
[0166]
主機1100和半導(dǎo)體系統(tǒng)1200可以通過使用接口協(xié)議相互傳輸信號。主機1100和半導(dǎo)體系統(tǒng)1200之間使用的接口協(xié)議的示例可以包括mmc(多媒體卡)、esdi(增強型小磁盤接口)、ide(集成驅(qū)動電子設(shè)備)、pci-e(外圍部件互連快速)、ata(高級技術(shù)附件)、sata(串行ata)、pata(并行ata)、sas(串行連接scsi)和usb(通用串行總線)。
[0167]
半導(dǎo)體系統(tǒng)1200可以包括控制器1300和電子設(shè)備1400(k:1)。控制器1300可以控制電子設(shè)備1400(k:1)，使得電子設(shè)備1400(k:1)在數(shù)據(jù)對齊操作期間根據(jù)操作速度執(zhí)行第一操作模式和第二操作模式。每個電子設(shè)備1400(k:1)可以執(zhí)行第一操作模式和第二操作模式，在第一操作模式中，在數(shù)據(jù)對齊操作期間，將數(shù)據(jù)的脈沖幅度調(diào)整為四個電平并且每個脈沖輸入/輸出2比特位數(shù)據(jù)，而在第二操作模式中，在數(shù)據(jù)對齊操作期間，數(shù)據(jù)中的邏輯高電平的比特位和邏輯低電平的比特位均保持其邏輯電平直到輸入下一比特位的時間點。每個電子設(shè)備1400(k:1)可以在數(shù)據(jù)對齊操作期間通過根據(jù)高速操作和低速操作選擇性地執(zhí)行第一操作模式和第二操作模式來確保數(shù)據(jù)對齊操作的可靠性。
[0168]
每個電子設(shè)備1400(k:1)可以由圖1所示的電子設(shè)備10來實現(xiàn)。根據(jù)實施方式，每個電子設(shè)備1400(k:1)可以由dram(動態(tài)隨機存取存儲器)、pram(相變隨機存取存儲器)、rram(電阻式隨機存取存儲器)、mram(磁性隨機存取存儲器)和fram(鐵電隨機存取存儲器)之一來實現(xiàn)。
[0169]
雖然為了說明的目的公開了本教導(dǎo)的一些實施方式，但是本領(lǐng)域技術(shù)人員將理解，在不脫離所附權(quán)利要求中限定的本教導(dǎo)的范圍和精神的情況下，各種修改、添加和替換是可能的。
技術(shù)特征：
1.一種電子設(shè)備，包括：比較電路，其：在第一操作模式中通過接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)來生成第一比較信號至第三比較信號，以及在第二操作模式中通過接收具有所述第一電平和所述第四電平中的任何一個電平的輸入數(shù)據(jù)來生成第二比較信號；采樣電路，其：在所述第一操作模式中與采樣時鐘同步地從所述第一比較信號至所述第三比較信號生成第一采樣數(shù)據(jù)至第三采樣數(shù)據(jù)，以及在所述第二操作模式中從所述第二比較信號生成第二采樣數(shù)據(jù)；以及對齊電路，其：與對齊時鐘和輸出時鐘同步地對齊所述第一采樣數(shù)據(jù)至所述第三采樣數(shù)據(jù)并基于對齊的第一采樣數(shù)據(jù)至對齊的第三采樣數(shù)據(jù)生成對齊數(shù)據(jù)，或者與所述對齊時鐘和所述輸出時鐘同步地對齊所述第二采樣數(shù)據(jù)并基于對齊的第二采樣數(shù)據(jù)生成所述對齊數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的電子設(shè)備，還包括：控制電路，其：當(dāng)模式寄存器設(shè)置信號或測試模式信號被輸入時，生成用于選擇所述第一操作模式或所述第二操作模式的選擇信號。3.根據(jù)權(quán)利要求1所述的電子設(shè)備，其中，在所述第一操作模式中，包括在所述輸入數(shù)據(jù)中的脈沖包括2比特位信息而從外部設(shè)備輸入；以及在所述第二操作模式中，包括在所述輸入數(shù)據(jù)中的脈沖包括1比特位信息而從所述外部設(shè)備輸入。4.根據(jù)權(quán)利要求1所述的電子設(shè)備，其中所述比較電路在所述第一操作模式中通過將所述輸入數(shù)據(jù)與第一參考電壓至第三參考電壓進行比較來生成所述第一比較信號至所述第三比較信號，以及所述比較電路在所述第二操作模式中通過將所述輸入數(shù)據(jù)與第二參考電壓進行比較來生成所述第二比較信號。5.根據(jù)權(quán)利要求1所述的電子設(shè)備，其中在所述第一操作模式和所述第二操作模式中，所述采樣時鐘被生成為頻率是寫入時鐘的頻率的1/2倍，在所述第一操作模式中，所述對齊時鐘被生成為頻率是所述寫入時鐘的頻率的1/2倍，以及所述輸出時鐘被生成為頻率是所述寫入時鐘的頻率的1/4倍，以及在所述第二操作模式中，所述對齊時鐘被生成為頻率是所述寫入時鐘的頻率的1/4倍，以及所述輸出時鐘被生成為頻率是所述寫入時鐘的頻率的1/8倍。6.根據(jù)權(quán)利要求4所述的電子設(shè)備，其中，所述比較電路包括：第一比較器，其：在所述選擇信號被使能時操作，并且通過比較所述第一參考電壓和所述輸入數(shù)據(jù)來生成所述第一比較信號；第二比較器，其通過比較所述第二參考電壓和所述輸入數(shù)據(jù)來生成所述第二比較信號；以及第三比較器，其：在所述選擇信號被使能時操作，并且通過比較所述第三參考電壓和所述輸入數(shù)據(jù)來生成所述第三比較信號。7.根據(jù)權(quán)利要求4所述的電子設(shè)備，其中所述第一參考電壓是具有介于所述輸入數(shù)據(jù)的第四電平和所述輸入數(shù)據(jù)的第三電平之間的電平的電壓，
所述第二參考電壓是具有介于所述輸入數(shù)據(jù)的第三電平和所述輸入數(shù)據(jù)的第二電平之間的電平的電壓，以及所述第三參考電壓是具有介于所述輸入數(shù)據(jù)的第二電平和所述輸入數(shù)據(jù)的第一電平之間的電平的電壓。8.根據(jù)權(quán)利要求1所述的電子設(shè)備，其中，所述對齊電路包括：編碼器，其：基于所述選擇信號而在所述第一操作模式中通過對所述第一采樣數(shù)據(jù)至所述第三采樣數(shù)據(jù)進行編碼來生成編碼數(shù)據(jù)；第一對齊電路，其：基于所述選擇信號而在所述第一操作模式中通過與所述對齊時鐘同步地對齊所述編碼數(shù)據(jù)來生成預(yù)對齊數(shù)據(jù)，以及基于所述選擇信號而在所述第二操作模式中通過與所述對齊時鐘同步地對齊所述第二采樣數(shù)據(jù)來生成所述預(yù)對齊數(shù)據(jù)；以及第二對齊電路，其：通過與所述輸出時鐘同步地對齊所述預(yù)對齊數(shù)據(jù)來生成所述對齊數(shù)據(jù)。9.一種電子設(shè)備，包括：時鐘分頻電路，其：通過對寫入時鐘的頻率進行分頻來生成第一采樣時鐘至第四采樣時鐘、第一對齊時鐘至第四對齊時鐘以及第一輸出時鐘和第二輸出時鐘；以及數(shù)據(jù)對齊電路，其：在第一操作模式中，接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)并通過與所述第一采樣時鐘至所述第四采樣時鐘、所述第一對齊時鐘至所述第四對齊時鐘以及所述第一輸出時鐘和所述第二輸出時鐘同步地對齊所述輸入數(shù)據(jù)來生成對齊數(shù)據(jù)；以及在第二操作模式中，接收具有所述第一電平和所述第四電平中的任何一個電平的輸入數(shù)據(jù)并通過與所述第一采樣時鐘至所述第四采樣時鐘、所述第一對齊時鐘至所述第四對齊時鐘以及所述第一輸出時鐘和所述第二輸出時鐘同步地對齊所述輸入數(shù)據(jù)來生成所述對齊數(shù)據(jù)。10.根據(jù)權(quán)利要求9所述的電子設(shè)備，還包括：控制電路，其：當(dāng)模式寄存器設(shè)置信號或測試模式信號被輸入時，生成用于選擇所述第一操作模式或所述第二操作模式的選擇信號。11.根據(jù)權(quán)利要求9所述的電子設(shè)備，其中，在所述第一操作模式中，所述輸入數(shù)據(jù)的脈沖包括2比特位信息而從外部設(shè)備輸入；以及在所述第二操作模式中，所述輸入數(shù)據(jù)的脈沖包括1比特位信息而從所述外部設(shè)備輸入。12.根據(jù)權(quán)利要求9所述的電子設(shè)備，其中，所述輸入數(shù)據(jù)是包括被順次輸入的多個比特位的串行輸入的信號，以及所述對齊數(shù)據(jù)是包括被同時生成的多個比特位的并行生成的信號。13.根據(jù)權(quán)利要求9所述的電子設(shè)備，其中，所述第一采樣時鐘至所述第四采樣時鐘是具有90
°
的相位差的信號，所述第一對齊時鐘至所述第四對齊時鐘是具有90
°
的相位差的信號，以及所述第一輸出時鐘和所述第二輸出時鐘是具有180
°
的相位差的信號。14.根據(jù)權(quán)利要求9所述的電子設(shè)備，其中，所述時鐘分頻電路包括：第一分頻器，其通過將所述寫入時鐘的頻率二分頻來生成第一內(nèi)部時鐘至第四內(nèi)部時鐘；第二分頻器，其通過將所述第一內(nèi)部時鐘的頻率至所述第四內(nèi)部時鐘的頻率二分頻來生成第一分頻時鐘至第四分頻時鐘；
第三分頻器，其通過將第三分頻時鐘的頻率二分頻來生成第一預(yù)輸出時鐘和第二預(yù)輸出時鐘；以及時鐘選擇電路，其：從所述第一內(nèi)部時鐘至所述第四內(nèi)部時鐘生成所述第一采樣時鐘至所述第四采樣時鐘，以及根據(jù)所述選擇信號的邏輯電平而從所述第一內(nèi)部時鐘至所述第四內(nèi)部時鐘、所述第一分頻時鐘至所述第四分頻時鐘以及所述第一預(yù)輸出時鐘和所述第二預(yù)輸出時鐘生成所述第一對齊時鐘至所述第四對齊時鐘以及所述第一輸出時鐘和所述第二輸出時鐘。15.根據(jù)權(quán)利要求9所述的電子設(shè)備，其中，所述數(shù)據(jù)對齊電路包括：比較電路，其：在所述第一操作模式中通過接收具有所述第一電平至所述第四電平中的任何一個電平的所述輸入數(shù)據(jù)來生成第一比較信號至第三比較信號，以及在所述第二操作模式中通過接收具有所述第一電平和所述第四電平中的任何一個電平的所述輸入數(shù)據(jù)來生成第二比較信號；采樣電路，其：在所述第一操作模式中與采樣時鐘同步地從所述第一比較信號至所述第三比較信號生成第一采樣數(shù)據(jù)至第三采樣數(shù)據(jù)，以及在所述第二操作模式中從所述第二比較信號生成第二采樣數(shù)據(jù)；以及對齊電路，其：與所述第一對齊時鐘至所述第四對齊時鐘以及所述第一輸出時鐘和所述第二輸出時鐘同步地對齊所述第一采樣數(shù)據(jù)至所述第三采樣數(shù)據(jù)并基于對齊的第一采樣數(shù)據(jù)至對齊的第三采樣數(shù)據(jù)生成所述對齊數(shù)據(jù)，或者與所述第一對齊時鐘至所述第四對齊時鐘以及所述第一輸出時鐘和所述第二輸出時鐘同步地對齊所述第二采樣數(shù)據(jù)并基于對齊的第二采樣數(shù)據(jù)生成所述對齊數(shù)據(jù)。16.根據(jù)權(quán)利要求15所述的電子設(shè)備，其中所述比較電路在所述第一操作模式中通過將所述輸入數(shù)據(jù)與第一參考電壓至第三參考電壓進行比較來生成所述第一比較信號至所述第三比較信號，以及所述比較電路在所述第二操作模式中通過將所述輸入數(shù)據(jù)與所述第二參考電壓進行比較來生成所述第二比較信號。17.根據(jù)權(quán)利要求16所述的電子設(shè)備，其中，所述比較電路包括：第一比較器，其：在所述選擇信號被使能時操作，并且通過比較所述第一參考電壓和所述輸入數(shù)據(jù)來生成所述第一比較信號；第二比較器，其通過比較所述第二參考電壓和所述輸入數(shù)據(jù)來生成所述第二比較信號；以及第三比較器，其：在所述選擇信號被使能時操作，并且通過比較所述第三參考電壓和所述輸入數(shù)據(jù)來生成所述第三比較信號。18.根據(jù)權(quán)利要求17所述的電子設(shè)備，其中，所述選擇信號是被使能以執(zhí)行所述第一操作模式的信號。19.根據(jù)權(quán)利要求17所述的電子設(shè)備，其中，當(dāng)所述輸入數(shù)據(jù)具有所述第四電平時所述第一比較器生成被使能的所述第一比較信號，當(dāng)所述輸入數(shù)據(jù)具有等于或高于第三電平的電平時所述第二比較器生成被使能的所述第二比較信號，以及當(dāng)所述輸入數(shù)據(jù)具有等于或高于第二電平的電平時所述第三比較器生成被使能的所述第三比較信號。20.根據(jù)權(quán)利要求15所述的電子設(shè)備，其中，所述對齊電路包括：
編碼器，其：基于所述選擇信號而在所述第一操作模式中通過對所述第一采樣數(shù)據(jù)至所述第三采樣數(shù)據(jù)進行編碼來生成編碼數(shù)據(jù)；第一對齊電路，其：基于所述選擇信號而在所述第一操作模式中通過與所述第一對齊時鐘至所述第四對齊時鐘同步地對齊所述編碼數(shù)據(jù)來生成預(yù)對齊數(shù)據(jù)，以及基于所述選擇信號而在所述第二操作模式中通過與所述第一對齊時鐘至所述第四對齊時鐘同步地對齊所述第二采樣數(shù)據(jù)來生成所述預(yù)對齊數(shù)據(jù)；以及第二對齊電路，其：通過與所述第一輸出時鐘和所述第二輸出時鐘同步地對齊所述預(yù)對齊數(shù)據(jù)來生成所述對齊數(shù)據(jù)。
技術(shù)總結(jié)
一種電子設(shè)備包括：時鐘分頻電路，被配置為通過對寫入時鐘的頻率進行分頻來生成采樣時鐘、對齊時鐘和輸出時鐘；數(shù)據(jù)對齊電路，被配置為在第一操作模式中接收具有第一電平至第四電平中的任何一個電平的輸入數(shù)據(jù)，并通過與采樣時鐘、對齊時鐘和輸出時鐘同步地對齊輸入數(shù)據(jù)來生成對齊數(shù)據(jù)，以及在第二操作模式中，接收具有第一電平和第四電平中的任何一個電平的輸入數(shù)據(jù)，并通過與采樣時鐘、對齊時鐘和采樣時鐘同步地對齊輸入數(shù)據(jù)來生成對齊數(shù)據(jù)。采樣時鐘同步地對齊輸入數(shù)據(jù)來生成對齊數(shù)據(jù)。采樣時鐘同步地對齊輸入數(shù)據(jù)來生成對齊數(shù)據(jù)。
