存儲系統(tǒng)及其操作方法、存儲器控制器和存儲器與流程
1.本公開實施例涉及但不限于半導(dǎo)體領(lǐng)域，尤其涉及一種存儲系統(tǒng)及其操作方法、存儲器控制器和存儲器。
背景技術(shù)：
2.nand存儲器中的存儲單元包括存儲1比特數(shù)據(jù)的單級單元和存儲至少2比特數(shù)據(jù)的多級單元。具有單級單元的nand存儲器的雖然寫入速度更快、可靠性更高，但存儲容量小、成本高；具有多級單元的nand存儲器雖然寫入速度相對更慢、可靠性相對更低，但存儲容量大、成本低。
3.而在一些應(yīng)用中，要求nand存儲器同時兼具單級單元的寫入速度快、可靠性高以及多級單元的存儲容量大、成本低。因此，如何靈活配置nand存儲器，使其實現(xiàn)多種存儲單元模式，成為亟待解決的技術(shù)問題。
技術(shù)實現(xiàn)要素：
4.有鑒于此，本公開實施例提供一種存儲系統(tǒng)及其操作方法、存儲器控制器和存儲器。
5.根據(jù)本公開實施例的第一方面，提供一種存儲系統(tǒng)的操作方法，所述存儲系統(tǒng)包括存儲器，所述存儲器包括存儲單元陣列以及與所述存儲單元陣列耦合的外圍電路，所述存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；所述操作方法包括：
6.所述外圍電路根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；
7.將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)。
8.根據(jù)本公開實施例的第二方面，提供一種存儲器控制器，所述存儲器控制器耦合到存儲器，所述存儲器包括存儲單元陣列以及與所述存儲單元陣列耦合的外圍電路，所述存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；所述存儲器控制器被配置為：
9.將前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路，以使所述外圍電路根據(jù)所述前綴命令和所述n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，并在所述存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)。
10.根據(jù)本公開實施例的第三方面，提供一種存儲器，包括：
11.存儲單元陣列，所述存儲單元陣列包括能存儲m個比特信息的存儲單元；
12.外圍電路，耦合到所述存儲單元陣列；其中，
13.所述外圍電路被配置為根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；
14.所述外圍電路還被配置為將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)。
15.根據(jù)本公開實施例的第四方面，提供一種存儲系統(tǒng)，包括：
16.如本公開實施例第三方面所述的存儲器；
17.如本公開實施例第二方面所述的存儲器控制器，耦合到所述存儲器并且被配置為控制所述存儲器。
18.本公開實施例中，由于外圍電路根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)，可確定第n+1組邏輯頁數(shù)據(jù)，并將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)寫入存儲單元陣列，可以在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)，即可將存儲器的部分存儲空間用作slc、mlc、tlc、qlc中的至少一個，如此，可以靈活的配置nand存儲器，使其實現(xiàn)多種存儲單元模式，并可同時兼具寫入速度快、可靠性高、存儲容量大以及成本低等優(yōu)勢。
附圖說明
19.圖1是根據(jù)一示例性實施例示出的存儲器的不同數(shù)據(jù)態(tài)的示意圖；
20.圖2是根據(jù)一示例實施例示出的一種存儲系統(tǒng)的寫入方法的流程圖；
21.圖3是根據(jù)一示例實施例示出的一種存儲系統(tǒng)的示意圖；
22.圖4是根據(jù)一示例實施例示出的一種存儲器的寫入狀態(tài)的示意圖；
23.圖5是根據(jù)本公開實施例示出的一種存儲系統(tǒng)的操作方法的流程圖；
24.圖6是根據(jù)本公開實施例示出的一種存儲器執(zhí)行寫入命令的示意圖；
25.圖7是根據(jù)本公開實施例示出的一種存儲器執(zhí)行寫入操作的時序圖；
26.圖8是根據(jù)本公開實施例示出的一種存儲器的寫入狀態(tài)的示意圖；
27.圖9是根據(jù)本公開實施例示出的一種存儲器的外圍電路的局部示意圖；
28.圖10是根據(jù)本公開實施例示出的一種存儲器的示意圖；
29.圖11是根據(jù)本公開實施例示出的一種nand存儲串的剖面圖；
30.圖12是根據(jù)本公開實施例示出的包括存儲單元陣列和外圍電路的存儲器的塊圖；
31.圖13是根據(jù)本公開實施例示出的一種存儲系統(tǒng)的示意圖；
32.圖14a是根據(jù)本公開實施例示出的一種存儲器卡的示意圖；
33.圖14b是根據(jù)本公開實施例示出的一種固態(tài)驅(qū)動器(ssd)的示意圖。
具體實施方式
34.下面將結(jié)合附圖和實施例對本公開的技術(shù)方案進一步詳細闡述。雖然附圖中顯示了本公開的示例性實施方法，然而應(yīng)當理解，可以以各種形式實現(xiàn)本公開而不應(yīng)被這里闡述的實施方式所限制。相反，提供這些實施方式是為了能夠更透徹的理解本公開，并且能夠?qū)⒈竟_的范圍完整的傳達給本領(lǐng)域的技術(shù)人員。
35.在下列段落中參照附圖以舉例方式更具體的描述本公開。根據(jù)下面說明和權(quán)利要求書，本公開的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本公開實施例的目的。
36.在本公開實施例中，術(shù)語“第一”、“第二”等是用于區(qū)別類似的對象，而不必用于描述特定的順序或先后次序。
37.需要說明的是，本公開實施例所記載的技術(shù)方案之間，在不沖突的情況下，可以任意組合。
38.圖1是根據(jù)一示例性實施例示出的存儲器的不同數(shù)據(jù)態(tài)的示意圖。參照圖1所示，隨著nand存儲器的發(fā)展，存儲單元的比特數(shù)從1比特(bit)增加至2比特、3比特、4比特，相應(yīng)地存儲單元從單級單元(single level cell，slc)演變?yōu)槎嗉墕卧?multiple level cell，mlc)、三級單元(triple level cell，tlc)、四級單元(quad-level cell，qlc)，相應(yīng)地存儲器中的數(shù)據(jù)態(tài)從2個增加至4個、8個、16個，使得存儲器的容量增大、成本降低。
39.參照圖1(a)所示，slc存儲器的存儲單元存儲1比特數(shù)據(jù)，slc存儲器的數(shù)據(jù)態(tài)包括1個擦除態(tài)和1個編程態(tài)，其擦除態(tài)記為e，其編程態(tài)記為p，編程態(tài)p的閾值電壓大于擦除態(tài)e的閾值電壓。
40.參照圖1(b)所示，mlc存儲器的存儲單元存儲2比特數(shù)據(jù)，mlc存儲器的數(shù)據(jù)態(tài)包括1個擦除態(tài)和3個編程態(tài)，其擦除態(tài)記為e，其編程態(tài)從第1態(tài)至第3態(tài)依次記為p1、p2和p3，從p1態(tài)至p3態(tài)，閾值電壓逐漸增大。
41.參照圖1(c)所示，tlc存儲器的存儲單元存儲3比特數(shù)據(jù)，tlc存儲器的數(shù)據(jù)態(tài)包括1個擦除態(tài)和7個編程態(tài)，其擦除態(tài)記為e，其編程態(tài)從第1態(tài)至第7態(tài)依次記為p1、p2、p3、p4、p5、p6和p7，從p1態(tài)至p7態(tài)，閾值電壓逐漸增大。
42.參照圖1(d)所示，qlc存儲器的存儲單元存儲4比特數(shù)據(jù)，qlc存儲器數(shù)據(jù)態(tài)包括1個擦除態(tài)和15個編程態(tài)，其擦除態(tài)記為e，其編程態(tài)從第1態(tài)至第15態(tài)依次記為p1、p2、p3、p4、p5、p6、p7、p8、p9、p10、p11、p12、p13、p14和p15，從p1態(tài)至p15態(tài)，閾值電壓逐漸增大。
43.隨著3d nand技術(shù)的發(fā)展，存儲器中的堆疊層數(shù)不斷增加。當堆疊層數(shù)大于或等于64層時，將不會再有mlc存儲器。雖然目前主要的3d nand產(chǎn)品是tlc存儲器，但當堆疊層數(shù)大于或等于300層時，主要的3d nand產(chǎn)品將是qlc存儲器。
44.新的3d nand技術(shù)節(jié)點開發(fā)成本巨大，尤其是在堆疊層數(shù)越來越多時。從客戶需求來看，仍然需求低比特存儲器以滿足更好的可靠性的要求，例如，汽車行業(yè)。但是，這種市場規(guī)模并不大；從成本角度來看，開發(fā)專用的低比特存儲器是不值得的，例如，當主流的nand是tlc存儲器時，仍然存在一些mlc存儲器的應(yīng)用需求；當主流的nand是qlc存儲器時，仍然存在一些tlc存儲器和mlc存儲器的應(yīng)用需求；從應(yīng)用程序的角度來看，這是不匹配的。
45.一種解決方案是開發(fā)通用nand存儲器，它支持所有級別單元(slc/mlc/tlc/qlc)。但是，這種解決方案對于所有的開發(fā)團隊都是巨大的負擔，例如設(shè)計、驗證、確認和測試等。并且這項工作成本將是slc存儲器的三倍，特別是測試和認證團隊。
46.圖2是根據(jù)一示例實施例示出的一種存儲系統(tǒng)的寫入方法的流程圖，圖3是根據(jù)一示例實施例示出的一種存儲系統(tǒng)10的示意圖。結(jié)合圖2和圖3所示，該寫入方法至少包括以下步驟：
47.s101：控制器11接收低邏輯頁(lower page，lp)數(shù)據(jù)和高邏輯頁(upper page，up)數(shù)據(jù)；
48.s102：擾碼器13使能，將lp數(shù)據(jù)和up數(shù)據(jù)隨機化；
49.s103：糾錯編碼器(error correction code，ecc)14使能，對隨機化后的lp數(shù)據(jù)和up數(shù)據(jù)進行奇偶校驗；
50.s104：在進行奇偶校驗后，將lp數(shù)據(jù)和up數(shù)據(jù)傳輸?shù)酱鎯ζ鳎纾摼彺嫫鳎?br/>51.s105：禁用解擾器16和ecc解碼器15；
52.s106：從存儲器傳輸lp數(shù)據(jù)和up數(shù)據(jù)至控制器11；
53.s107：主機端的中央處理器(central processing unit，cpu)運行固件(firmware，fw)對lp數(shù)據(jù)和up數(shù)據(jù)執(zhí)行異或非(nxor)運算，生成中邏輯頁(middle page，mp)數(shù)據(jù)；這里，運行固件可存儲在存儲器中。
54.s108：禁用擾碼器13和ecc編碼器14，并將lp/mp/up數(shù)據(jù)傳輸至存儲器，例如，頁緩存器；
55.s109：發(fā)送寫入命令(例如，10h)，開始執(zhí)行寫入操作，例如，將lp/mp/up數(shù)據(jù)從頁緩存器寫入存儲單元陣列12。
56.圖4是根據(jù)一示例實施例示出的一種存儲器的寫入狀態(tài)的示意圖。參照圖4所示，通過正常的寫入方法將lp/mp/up數(shù)據(jù)寫入存儲單元陣列12，可在tlc存儲器的存儲單元中存儲3比特數(shù)據(jù)，并產(chǎn)生8個不同的數(shù)據(jù)態(tài)，即擦除態(tài)e和編程態(tài)p1至p7。通過執(zhí)行圖2所示的方法將lp/mp/up數(shù)據(jù)寫入存儲單元陣列12，可在tlc存儲器的存儲單元中存儲3比特數(shù)據(jù)，并產(chǎn)生4個不同的數(shù)據(jù)態(tài)，即擦除態(tài)e和編程態(tài)p2、p4、p6。即通過執(zhí)行圖2所示的方法可將tlc存儲器中的至少部分存儲空間用作mlc，以滿足mlc存儲器的應(yīng)用需求。
57.然而，該方法需要由主機端的cpu執(zhí)行，導(dǎo)致操作方式復(fù)雜，并且需要運行固件使用cpu對原始數(shù)據(jù)(例如，lp數(shù)據(jù)和up數(shù)據(jù))執(zhí)行異或非運算并生成mp數(shù)據(jù)，導(dǎo)致效率較低。
58.有鑒于此，本公開實施例提供一種存儲系統(tǒng)及其操作方法。
59.圖5是根據(jù)本公開實施例示出的一種存儲系統(tǒng)的操作方法的流程圖。存儲系統(tǒng)包括存儲器，存儲器包括存儲單元陣列以及與存儲單元陣列耦合的外圍電路，存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；參照圖5所示，所述操作方法至少包括以下步驟：
60.s201：外圍電路根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；
61.s202：將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)。
62.存儲器包括存儲單元陣列以及與存儲單元陣列耦合的外圍電路，存儲單元陣列包括多個存儲單元，每個存儲單元能存儲m個比特信息，例如，存儲器是mlc存儲器，即m＝2，又例如，存儲器是tlc存儲器，即m＝3，再例如，存儲器是qlc存儲器，即m＝4；外圍電路包括邏輯控制單元、命令寄存器、緩存寄存器以及數(shù)據(jù)寄存器等。
63.在步驟s201中，外圍電路中的邏輯控制單元可讀取命令寄存器存儲的前綴命令，并根據(jù)讀取的前綴命令以及n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)，并將第n+1組邏輯頁數(shù)據(jù)存儲至緩存寄存器或數(shù)據(jù)寄存器。n組邏輯頁數(shù)據(jù)包括：lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)以及額外頁xp數(shù)據(jù)中的至少一個。在一具體實施例中，外圍電路可對n組邏輯頁數(shù)據(jù)執(zhí)行邏輯運算，生成第n+1組邏輯頁數(shù)據(jù)。
64.在步驟s202中，在接收到寫入命令后，將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)依次寫入存儲單元陣列，并在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)。
65.在一示例中，存儲器是mlc存儲器，當需要將mlc存儲器中的部分存儲空間用作slc時，外圍電路根據(jù)接收的前綴命令和lp數(shù)據(jù)，確定mp數(shù)據(jù)，并將lp數(shù)據(jù)和mp數(shù)據(jù)寫入存儲單
type和數(shù)據(jù)信號dqx。在qlc存儲器中寫入tlc模式時，首先發(fā)送第一子前綴命令a，在確定xp數(shù)據(jù)后再發(fā)送80h命令，然后在地址周期發(fā)送地址信號c1、c2、r1、r2和r3，通過該地址信號可以確定待寫入的存儲單元所在的邏輯地址，并將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元。這里，邏輯地址包括邏輯單元號(lun)、平面(plane)、存儲塊(block)以及存儲頁(page)地址。
79.在一具體示例中，結(jié)合圖8(a)所示，lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列，up數(shù)據(jù)為(1100001111000011)序列，外圍電路根據(jù)第一子前綴命令a對lp數(shù)據(jù)、mp數(shù)據(jù)和up數(shù)據(jù)執(zhí)行異或運算，生成xp數(shù)據(jù)為(1100110011001100)序列，將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元陣列，在存儲單元陣列中產(chǎn)生8個數(shù)據(jù)態(tài)，如圖8(b)所示，分別是擦除態(tài)e(1111)、編程態(tài)p2(1100)、編程態(tài)p4(1001)、編程態(tài)p6(1010)、編程態(tài)p8(0011)、編程態(tài)p10(0000)、編程態(tài)p12(0101)和編程態(tài)p14(0110)。
80.需要說明的是，本示例中以lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列，up數(shù)據(jù)為(1100001111000011)序列為例進行說明，以便于向本領(lǐng)域技術(shù)人員傳達本公開，然而本公開并不限于此。lp數(shù)據(jù)、mp數(shù)據(jù)和up的數(shù)據(jù)還可以是由“1”和“0”組成的其它序列，僅需保證通過對lp數(shù)據(jù)、mp數(shù)據(jù)和up數(shù)據(jù)執(zhí)行第一前綴命令a生成xp數(shù)據(jù)后，在qlc存儲器中產(chǎn)生擦除態(tài)e至編程態(tài)p15中任意8個不同的數(shù)據(jù)態(tài)即可。
81.優(yōu)選地，lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列，up數(shù)據(jù)為(1100001111000011)序列，如圖8(b)所示，當將qlc存儲器中的部分存儲空間用作tlc時，相鄰的兩個數(shù)據(jù)態(tài)之間的閾值電壓差m2基本相同，即讀取裕度(margin)分布較為均勻，有利于保證用作tlc時讀取操作的準確性。
82.本公開實施例中，當n+1等于m時，外圍電路根據(jù)第一子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算，可生成第m組邏輯頁數(shù)據(jù)，并將n組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，在存儲單元中存儲m個比特信息的同時可在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)，例如，當存儲器是qlc時，可將qlc存儲器的部分存儲空間用作tlc，使得存儲器兼具至少兩種存儲單元模式，有利于增加存儲器的應(yīng)用場景，在與主流存儲器兼容的同時可以更好的滿足客戶需求。
83.在其它實施例中，當n+1等于m時，外圍電路還可根據(jù)前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算或者復(fù)制操作，生成第m組邏輯頁數(shù)據(jù)。這里，可根據(jù)實際情況進行選擇，本公開對此并無特殊限制。
84.在一些實施例中，在執(zhí)行步驟s202之前，上述操作方法還包括：將n組邏輯頁數(shù)據(jù)分別存儲至多個數(shù)據(jù)寄存器；其中，每個數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；將第m組邏輯頁數(shù)據(jù)存儲至緩存寄存器。外圍電路包括頁緩存器，數(shù)據(jù)寄存器或緩存寄存器可以位于頁緩存器中，用于緩存邏輯頁數(shù)據(jù)。
85.示例性地，結(jié)合圖9所示，將lp數(shù)據(jù)(1111111100000000)、存儲至數(shù)據(jù)寄存器1、mp數(shù)據(jù)(1111000000001111)存儲至數(shù)據(jù)寄存器2以及up數(shù)據(jù)(1100001111000011)存儲至數(shù)據(jù)寄存器3，在生成xp數(shù)據(jù)(1100110011001100)后，將xp數(shù)據(jù)存儲至緩存寄存器，在接收到80h命令后，依次將數(shù)據(jù)寄存器1存儲的lp數(shù)據(jù)、數(shù)據(jù)寄存器2存儲的mp數(shù)據(jù)、數(shù)據(jù)寄存器3存儲的up數(shù)據(jù)以及緩存寄存器存儲的xp數(shù)據(jù)寫入存儲單元陣列。
86.在一些實施例中，當m和n的差值為2時，前綴命令包括：第二子前綴命令b；其中，第
二子前綴命令b指示對n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算；
87.上述步驟s201包括：外圍電路根據(jù)第二子前綴命令b對n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算，生成第n+1組邏輯頁數(shù)據(jù)；
88.上述操作方法還包括：將第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲m個比特信息；其中，第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。
89.仍以qlc存儲器為例，存儲器控制器向外圍電路發(fā)送第二子前綴命令b以及l(fā)p數(shù)據(jù)和mp數(shù)據(jù)，外圍電路根據(jù)第二子前綴命令b對lp數(shù)據(jù)和mp數(shù)據(jù)執(zhí)行異或非(nxor)運算，生成up數(shù)據(jù)；向外圍電路發(fā)送寫入命令(例如，80h)，外圍電路開始將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲4個比特信息，并產(chǎn)生4個不同的數(shù)據(jù)態(tài)，即將qlc存儲器中的部分存儲空間用作mlc，如圖6中
③
所示。這里，xp數(shù)據(jù)為全0序列或全1序列。
90.需要說明的是，第二子前綴命令b在80h命令之前發(fā)送。具體地，圖7(c)示出了將qlc存儲器中的部分存儲空間用作mlc的寫入時序圖，在qlc存儲器中寫入mlc模式時，首先發(fā)送第二子前綴命令b，在確定up數(shù)據(jù)后再發(fā)送80h命令，然后在地址周期發(fā)送地址信號c1、c2、r1、r2和r3，通過該地址信號可以確定待寫入的存儲單元所在的邏輯地址，并將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元。
91.在一具體示例中，結(jié)合圖8(a)所示，lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列，外圍電路根據(jù)第二子前綴命令b對lp數(shù)據(jù)和mp數(shù)據(jù)執(zhí)行異或非運算，生成up數(shù)據(jù)為(1111000011110000)序列，xp數(shù)據(jù)為(1111111111111111)序列，將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元陣列，在存儲單元陣列中產(chǎn)生4個數(shù)據(jù)態(tài)，如圖8c所示，分別是擦除態(tài)e(1111)、編程態(tài)p4(1001)、編程態(tài)p8(0011)和編程態(tài)p12(0101)。
92.需要說明的是，本示例中以lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列、xp數(shù)據(jù)為(1111111111111111)序列為例進行說明，以便于向本領(lǐng)域技術(shù)人員傳達本公開，然而本公開并不限于此。lp數(shù)據(jù)和mp的數(shù)據(jù)還可以是由“1”和“0”組成的其它序列或者xp數(shù)據(jù)還可以是全0序列，僅需保證通過對lp數(shù)據(jù)和mp數(shù)據(jù)執(zhí)行第二前綴命令b生成up數(shù)據(jù)后，在qlc存儲器中產(chǎn)生擦除態(tài)e至編程態(tài)p15中任意4個不同的數(shù)據(jù)態(tài)即可。
93.優(yōu)選地，lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列，xp數(shù)據(jù)為(1111111111111111)序列，如圖8(c)所示，當將qlc存儲器中的部分存儲空間用作mlc時，相鄰的兩個數(shù)據(jù)態(tài)之間的閾值電壓差m3基本相同，即讀取裕度(margin)分布較為均勻，有利于保證用作mlc時讀取操作的準確性。
94.本公開實施例中，當m和n的差值為2時，外圍電路根據(jù)第二子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算，可生成第n+1組邏輯頁數(shù)據(jù)，并將n組邏輯頁數(shù)據(jù)、第n+1組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，在存儲單元中存儲m個比特信息的同時可在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)，例如，當存儲器是qlc時，可將qlc存儲器的部分存儲空間用作mlc，使得存儲器兼具至少兩種存儲單元模式，有利于增加存儲器的應(yīng)用場景，在與主流存儲器兼容的同時可以更好的滿足客戶需求。
95.在其它實施例中，當m和n的差值為2時，外圍電路還可根據(jù)前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算或者復(fù)制操作，生成第n+1組邏輯頁數(shù)據(jù)。這里，可根據(jù)實際情況進行選
擇，本公開對此并無特殊限制。
96.在一些實施例中，在執(zhí)行步驟s202之前，上述操作方法還包括：將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)分別存儲至多個數(shù)據(jù)寄存器；其中，每個數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；在將第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列之前，上述操作方法還包括：將第m組邏輯頁數(shù)據(jù)存儲至緩存寄存器。
97.示例性地，結(jié)合圖9所示，將lp數(shù)據(jù)(1111111100000000)存儲至數(shù)據(jù)寄存器1、mp數(shù)據(jù)(1111000000001111)存儲至數(shù)據(jù)寄存器2以及xp數(shù)據(jù)(1111111111111111)存儲至緩存寄存器，在生成up數(shù)據(jù)后，將up數(shù)據(jù)(1111000011110000)存儲至數(shù)據(jù)寄存器3，在接收到80h命令后，依次將數(shù)據(jù)寄存器1存儲的lp數(shù)據(jù)、數(shù)據(jù)寄存器2存儲的mp數(shù)據(jù)、數(shù)據(jù)寄存器3存儲的up數(shù)據(jù)以及緩存寄存器存儲的xp數(shù)據(jù)寫入存儲單元陣列。
98.在一些實施例中，當m和n的差值為3時，前綴命令包括：第三子前綴命令c；其中，第三子前綴命令c指示第n+1組邏輯頁數(shù)據(jù)等于第n組邏輯頁數(shù)據(jù)；
99.上述步驟s201包括：外圍電路根據(jù)第三子前綴命令c對n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，生成第n+1組邏輯頁數(shù)據(jù)；
100.上述操作方法還包括：將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲m個比特信息；其中，第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。
101.仍以qlc存儲器為例，存儲器控制器向外圍電路發(fā)送第三子前綴命令c以及l(fā)p數(shù)據(jù)，外圍電路根據(jù)第三子前綴命令c對lp數(shù)據(jù)執(zhí)行復(fù)制操作，生成mp數(shù)據(jù)，即mp數(shù)據(jù)與lp數(shù)據(jù)相同；向外圍電路發(fā)送寫入命令(例如，80h)，外圍電路開始將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲4個比特信息，并產(chǎn)生2個不同的數(shù)據(jù)態(tài)，即將qlc存儲器中的部分存儲空間用作slc，如圖6中
④
所示。這里，up數(shù)據(jù)和xp數(shù)據(jù)為全0序列或全1序列。
102.需要說明的是，第三子前綴命令c在80h命令之前發(fā)送。具體地，圖7(d)示出了將qlc存儲器中的部分存儲空間用作slc的寫入時序圖，在qlc存儲器中寫入slc模式時，首先發(fā)送第三子前綴命令c，在確定mp數(shù)據(jù)后再發(fā)送80h命令，然后在地址周期發(fā)送地址信號c1、c2、r1、r2和r3，通過該地址信號可以確定待寫入的存儲單元所在的邏輯地址，并將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元。
103.在一具體示例中，結(jié)合圖8(a)所示，lp數(shù)據(jù)為(1111111100000000)序列，外圍電路根據(jù)第三子前綴命令c對lp數(shù)據(jù)執(zhí)行復(fù)制操作，生成mp數(shù)據(jù)為(1111111100000000)序列，up數(shù)據(jù)為(1111111111111111)序列，xp數(shù)據(jù)為(1111111111111111)序列，將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元陣列，在存儲單元陣列中產(chǎn)生2個數(shù)據(jù)態(tài)，如圖8(d)所示，分別是擦除態(tài)e(1111)和編程態(tài)p8(0011)。
104.需要說明的是，本示例中以lp數(shù)據(jù)為(1111111100000000)序列，up數(shù)據(jù)為(1111111111111111)序列、xp數(shù)據(jù)為(1111111111111111)序列為例進行說明，以便于向本領(lǐng)域技術(shù)人員傳達本公開，然而本公開并不限于此。lp的數(shù)據(jù)還可以是由“1”和“0”組成的其它序列或者up數(shù)據(jù)和xp數(shù)據(jù)還可以是全0序列，僅需保證通過對lp數(shù)據(jù)執(zhí)行第三前綴命令c生成mp數(shù)據(jù)后，在qlc存儲器中產(chǎn)生擦除態(tài)e至編程態(tài)p15中任意2個不同的數(shù)據(jù)態(tài)即可。
105.優(yōu)選地，lp數(shù)據(jù)為(1111111100000000)序列，up數(shù)據(jù)為(1111111111111111)序列，
xp數(shù)據(jù)為(1111111111111111)序列，如圖8(d)所示，當將qlc存儲器中的部分存儲空間用作slc時，擦除態(tài)e和編程態(tài)p8之間的閾值電壓差m4較大，有利于保證用作mlc時讀取操作的準確性。
106.本公開實施例中，當m和n的差值為3時，外圍電路根據(jù)第三子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，可生成第n+1組邏輯頁數(shù)據(jù)，并將n組邏輯頁數(shù)據(jù)、第n+1組邏輯頁數(shù)據(jù)、第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，在存儲單元中存儲m個比特信息的同時可在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)，例如，當存儲器是qlc時，可將qlc存儲器的部分存儲空間用作slc，使得存儲器兼具至少兩種存儲單元模式，有利于增加存儲器的應(yīng)用場景，在與主流存儲器兼容的同時可以更好的滿足客戶需求。
107.在一些實施例中，在執(zhí)行步驟s202之前，上述操作方法還包括：將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)分別存儲至多個數(shù)據(jù)寄存器；其中，每個數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；
108.在將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列之前，上述操作方法還包括：將第n+2組邏輯頁數(shù)據(jù)存儲至數(shù)據(jù)寄存器；將第m組邏輯頁數(shù)據(jù)存儲至緩存寄存器。
109.示例性地，結(jié)合圖9所示，將lp數(shù)據(jù)(1111111100000000)存儲至數(shù)據(jù)寄存器1、up數(shù)據(jù)(1111111111111111)存儲至數(shù)據(jù)寄存器3以及xp數(shù)據(jù)(1111111111111111)存儲至緩存寄存器，在生成mp數(shù)據(jù)后，將mp數(shù)據(jù)(1111111100000000)存儲至數(shù)據(jù)寄存器2，在接收到80h命令后，依次將數(shù)據(jù)寄存器1存儲的lp數(shù)據(jù)、數(shù)據(jù)寄存器2存儲的mp數(shù)據(jù)、數(shù)據(jù)寄存器3存儲的up數(shù)據(jù)以及緩存寄存器存儲的xp數(shù)據(jù)寫入存儲單元陣列。
110.在一些實施例中，在確定第n+1組邏輯頁數(shù)據(jù)之前，上述操作方法還包括：
111.判斷外圍電路是否接收到前綴命令，并生成判斷結(jié)果；
112.在判斷結(jié)果指示外圍電路接收到前綴命令時，根據(jù)接收的前綴命令和n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)；
113.在判斷結(jié)果指示外圍電路未接收到前綴命令時，將m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元陣列中產(chǎn)生2m個不同的數(shù)據(jù)態(tài)。
114.仍以qlc存儲器為例，外圍電路中的邏輯控制單元可讀取命令寄存器，并根據(jù)讀取結(jié)果判斷命令寄存器是否存儲有前綴命令(例如，第一子前綴命令或第二子前綴命令或第三子前綴命令)，在讀取結(jié)果指示命令寄存器中存儲有前綴命令時，外圍電路根據(jù)前綴命令和n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，即將qlc存儲器的部分存儲空間用作tlc、mlc或slc。
115.在讀取結(jié)果指示命令寄存器中未存儲有前綴命令時，向外圍電路發(fā)送80h命令，外圍電路將m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲m個比特信息，并在存儲單元陣列中產(chǎn)生2m個不同的數(shù)據(jù)態(tài)。這里，寫入m組邏輯頁數(shù)據(jù)的存儲空間用作qlc，如圖6中
①
所示。
116.在一具體示例中，參照圖8(a)所示，lp數(shù)據(jù)為(1111111100000000)序列，mp數(shù)據(jù)為(1111000000001111)序列，up數(shù)據(jù)為(1100001111000011)序列，xp數(shù)據(jù)為(1001100110011001)序列，外圍電路根據(jù)80h命令將lp數(shù)據(jù)、mp數(shù)據(jù)、up數(shù)據(jù)和xp數(shù)據(jù)寫入存儲單元陣列，在存儲單元陣列中產(chǎn)生16個數(shù)據(jù)態(tài)，如圖8(a)所示，分別是擦除態(tài)e(1111)、
編程態(tài)p1(1110)、編程態(tài)p2(1100)、編程態(tài)p3(1101)、編程態(tài)p4(1001)、編程態(tài)p5(1000)、編程態(tài)p6(1010)、編程態(tài)p7(1011)、編程態(tài)p8(0011)、編程態(tài)p9(0010)、編程態(tài)p10(0000)、編程態(tài)p11(0001)、編程態(tài)p12(0101)、編程態(tài)p13(0100)、編程態(tài)p14(0110)和編程態(tài)p15(0111)。
117.本公開實施例中，通過判斷外圍電路是否接收到前綴命令并生成判斷結(jié)果，根據(jù)判斷結(jié)果確定是否將qlc存儲器的部分存儲空間用作slc、mlc、tlc、中的至少一個，有利于精確的配置nand存儲器。
118.在一些實施例中，上述操作方法還包括：在數(shù)據(jù)寄存器損壞時，外圍電路將n組邏輯頁數(shù)據(jù)中的一組邏輯頁數(shù)據(jù)存儲至備用數(shù)據(jù)寄存器。例如，參照圖9所示，在數(shù)據(jù)寄存器1損壞時，外圍電路將lp數(shù)據(jù)存儲至備用數(shù)據(jù)寄存器4；和/或，在數(shù)據(jù)寄存器2損壞時，外圍電路將mp數(shù)據(jù)存儲至備用數(shù)據(jù)寄存器5等。
119.需要說明的是，本示例中僅示意出2個備用數(shù)據(jù)寄存器，存儲器中備用數(shù)據(jù)寄存器的數(shù)量不限于2個，還可以是1個、3個甚至更多個，本公開在此不作限制。在實際應(yīng)用中，可根據(jù)需求合理設(shè)置備用數(shù)據(jù)寄存器的數(shù)量。
120.本公開實施例還提供一種存儲器控制器，存儲器控制器耦合到存儲器，存儲器包括存儲單元陣列以及與存儲單元陣列耦合的外圍電路，存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；存儲器控制器被配置為：將前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給外圍電路，以使外圍電路根據(jù)前綴命令和n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，并在存儲單元陣列中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)。
121.在一些實施例中，前綴命令包括：第一子前綴命令，第一子前綴命令用于指示對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算；
122.存儲器控制器具體被配置為：將第一子前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給外圍電路，以使外圍電路根據(jù)第一子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算，生成第m組邏輯頁數(shù)據(jù)；其中，n+1等于m。
123.在一些實施例中，前綴命令包括：第二子前綴命令，第二子前綴命令用于指示對n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算；
124.存儲器控制器具體被配置為：將第二子前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給外圍電路，以使外圍電路根據(jù)第二子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算，生成第n+1組邏輯頁數(shù)據(jù)；
125.存儲器控制器還被配置為：將第m組邏輯頁數(shù)據(jù)發(fā)送給外圍電路；其中，第m組邏輯頁數(shù)據(jù)為全0序列或全1序列，m和n的差值為2。
126.在一些實施例中，前綴命令包括：第三子前綴命令，第三子前綴命令用于指示第n+1組邏輯頁數(shù)據(jù)等于第n組邏輯頁數(shù)據(jù)；
127.存儲器控制器具體被配置為：將第三子前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給外圍電路，以使外圍電路根據(jù)第三子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，生成第n+1組邏輯頁數(shù)據(jù)；
128.存儲器控制器還被配置為：將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)發(fā)送給外圍電路；其中，第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)為全0序列或全1序列，m和n的差值為3。
129.在一些實施例中，存儲器控制器還被配置為：在發(fā)送前綴命令后，將寫入命令發(fā)送給外圍電路，以使外圍電路根據(jù)寫入命令至少將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)寫入存儲單元陣列。
130.圖10是根據(jù)本公開實施例示出的一種存儲器100的示意圖。參照圖10所示，存儲器100包括：
131.存儲單元陣列101，存儲單元陣列101包括能存儲m個比特信息的存儲單元106；
132.外圍電路102，耦合到存儲單元陣列101；其中，
133.外圍電路102被配置為根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；
134.外圍電路102還被配置為將n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)寫入存儲單元陣列101，以在存儲單元陣列101中產(chǎn)生2n個不同的數(shù)據(jù)態(tài)。
135.存儲單元陣列101可以是nand閃存存儲器單元陣列，其中，存儲單元陣列101以nand存儲串108的陣列的形式提供，每個nand存儲串108垂直地延伸。在一些實施方式中，每個nand存儲串108包括串聯(lián)耦合并且垂直地堆疊的多個存儲單元106。每個存儲單元106可以保持連續(xù)模擬值，例如，電壓或電荷，其取決于在存儲單元106的區(qū)域內(nèi)捕獲的電子的數(shù)量。每個存儲單元106可以是包括浮柵晶體管的浮柵類型的存儲單元，或者是包括電荷捕獲晶體管的電荷捕獲類型的存儲單元。
136.在一些實施方式中，每個存儲單元106是具有兩種可能的數(shù)據(jù)態(tài)并且因此可以存儲1比特數(shù)據(jù)的單級單元。例如，第一數(shù)據(jù)態(tài)“0”可以對應(yīng)于第一電壓范圍，并且第二數(shù)據(jù)態(tài)“1”可以對應(yīng)于第二電壓范圍。
137.在一些實施方式中，每個存儲單元106是能夠在多于四個的數(shù)據(jù)態(tài)中存儲多于1比特數(shù)據(jù)的單元。例如，可以每單元存儲2比特(又被稱為多級單元)，可以每單元存儲3比特(又被稱為三級單元)，或者可以每單元存儲4比特(又被稱為四級單元)。每個多級單元可以被編程為采取可能的標稱存儲值的范圍。在一個示例中，如果每個多級單元存儲2比特數(shù)據(jù)，則多級單元可以被寫入為通過將三個可能的標稱存儲值中的一個寫入到該單元而從擦除狀態(tài)采取三個可能的數(shù)據(jù)態(tài)中的一個。第四標稱存儲值可以用于擦除狀態(tài)。
138.如圖10中所示，每個nand存儲串108可以包括在其源極端處的源極選擇晶體管(source select transistor，sst)110和在其漏極端處的漏極選擇晶體管(drain select transistor，dst)112。源極選擇晶體管110和漏極選擇晶體管112可以被配置為在讀取和寫入操作期間激活選定的nand存儲串108(陣列的列)。
139.在一些實施方式中，同一存儲塊104中的nand存儲串108的源極通過同一源極線(source line，sl)114耦合。換句話說，根據(jù)一些實施方式，同一存儲塊104中的所有nand存儲串108具有陣列公共源極(array common source，acs)。
140.根據(jù)一些實施方式，每個nand存儲串108的漏極選擇晶體管112耦合到相應(yīng)的位線116，可以經(jīng)由輸出總線(未示出)從位線116讀取或?qū)懭霐?shù)據(jù)。
141.在一些實施方式中，每個nand存儲串108被配置為通過經(jīng)由一個或多個漏極選擇柵線111將選擇電壓(例如，高于漏極選擇晶體管112的閾值電壓)或取消選擇電壓(例如，0v)施加到相應(yīng)的漏極選擇柵極，這里，選擇電壓用于導(dǎo)通漏極選擇晶體管112，取消選擇電壓用于關(guān)斷漏極選擇晶體管112。和/或，在一些實施方式中，每個nand存儲串108被配置為
通過經(jīng)由一個或多個源極選擇柵線115將選擇電壓(例如，高于源極選擇晶體管110的閾值電壓)或取消選擇電壓(例如，0v)施加到相應(yīng)的源極選擇柵極，這里，選擇電壓用于導(dǎo)通源極選擇晶體管110，取消選擇電壓用于關(guān)斷源極選擇晶體管110。
142.如圖10中所示，nand存儲串108可以被組織為多個存儲塊104，多個存儲塊104的每一個可以具有公共源極線114(例如，耦合到地)。在一些實施方式中，每個存儲塊104是用于擦除操作的基本數(shù)據(jù)單位，即，同一存儲塊104上的所有存儲單元106同時被擦除。
143.應(yīng)當理解，在一些示例中，可以在半塊級、在四分之一塊級或者在具有任何合適數(shù)量的塊或塊的任何合適的分數(shù)的級執(zhí)行擦除操作。相鄰nand存儲串108的存儲單元106可以通過字線118耦合，字線118選擇存儲單元106的哪一行受讀取和寫入操作的影響。
144.在一些實施方式中，每個字線118記為一個存儲頁120。以比特為單位的一個存儲頁120的大小，可以與一個存儲塊104中由字線118耦合的nand存儲串108的數(shù)量相關(guān)。每個字線118可以包括在相應(yīng)存儲頁120中的每個存儲單元106處的多個控制柵極(柵極電極)以及耦合控制柵極的柵極線。可以理解的是，一個存儲單元行即為位于同一存儲頁120的多個存儲單元106。
145.圖11是根據(jù)本公開實施例示出的一種nand存儲串108的剖面圖。如圖11中所示，nand存儲串108可以在襯底202上方垂直地延伸穿過存儲堆疊層204。襯底202可以包括硅(例如，單晶硅)、硅鍺(sige)、砷化鎵(gaas)、鍺(ge)、絕緣體上硅(soi)、絕緣體上鍺(goi)或者任何其他合適的材料。
146.存儲堆疊層204可以包括交替的柵極導(dǎo)電層206和柵極電介質(zhì)層208。存儲堆疊層204中的柵極導(dǎo)電層206和柵極電介質(zhì)層208的對的數(shù)量可以確定存儲單元陣列101中的存儲單元106的數(shù)量。
147.柵極導(dǎo)電層206可以包括導(dǎo)電材料，導(dǎo)電材料包括但不限于鎢(w)、鈷(co)、銅(cu)、鋁(al)、多晶硅、摻雜硅、硅化物或其任何組合。在一些實施方式中，每個柵極導(dǎo)電層206可以包括金屬層，例如，鎢層。在一些實施方式中，每個柵極導(dǎo)電層206可以包括摻雜多晶硅層。每個柵極導(dǎo)電層206可以包括圍繞存儲單元106的控制柵極，并且可以在存儲堆疊層204的頂部處橫向地延伸作為漏極選擇柵線111、在存儲堆疊層204的底部處橫向地延伸作為源極選擇柵線115、或者在漏極選擇柵線111與源極選擇柵線115之間橫向地延伸作為字線118。
148.如圖11中所示，nand存儲串108包括垂直地延伸穿過存儲器堆疊層204的溝道結(jié)構(gòu)212。在一些實施方式中，溝道結(jié)構(gòu)212包括填充有(一種或多種)半導(dǎo)體材料(例如，作為半導(dǎo)體溝道220)和(一種或多種)電介質(zhì)材料(例如，作為存儲膜218)的溝道孔。在一些實施方式中，半導(dǎo)體溝道220包括硅，例如，多晶硅。在一些實施方式中，存儲膜218是包括隧穿層226、存儲層224(又稱為“電荷捕獲/存儲層”)和阻擋層222的復(fù)合電介質(zhì)層。溝道結(jié)構(gòu)212可以具有圓柱形狀(例如，柱形狀)。根據(jù)一些實施方式，半導(dǎo)體溝道220、隧穿層226、存儲層224和阻擋層222以此順序從圓柱的中心朝向圓柱的外表面徑向布置。隧穿層226可以包括氧化硅、氮氧化硅或其任何組合。存儲層224可以包括氮化硅、氮氧化硅或其任何組合。阻擋層222可以包括氧化硅、氮氧化硅、高介電常數(shù)(高k)電介質(zhì)或其任何組合。在一個示例中，存儲膜218可以包括氧化硅/氮氧化硅/氧化硅(ono)的復(fù)合層。
149.根據(jù)一些實施方式，如圖11中所示，阱214(例如，p阱和/或n阱)形成在襯底202中，
并且nand存儲串108的源極端與阱214接觸。在一些實施方式中，nand存儲串108還包括在nand存儲串108的漏極端處的溝道插塞216。應(yīng)當理解，盡管在圖11中未示出，但是可以形成存儲單元陣列101的附加部件，附加部件包括但不限于柵極線縫隙/源極觸點、局部觸點、互連層等。
150.返回參考圖10，外圍電路102可以通過位線116、字線118、源極線114、源極選擇柵線115和漏極選擇柵線111耦合到存儲單元陣列101。外圍電路102可以包括任何合適的模擬、數(shù)字以及混合信號電路，以用于通過經(jīng)由位線116、字線118、源極線114、源極選擇柵線115和漏極選擇柵線111將電壓信號和/或電流信號施加到每個存儲單元106以及從每個存儲單元106感測電壓信號和/或電流信號來促進存儲單元陣列101的操作。
151.在一些實施例中，當n+1等于m時，前綴命令包括：第一子前綴命令；其中，第一子前綴命令指示對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算；
152.外圍電路102具體被配置為：根據(jù)第一子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或運算，生成第m組邏輯頁數(shù)據(jù)；
153.外圍電路102還具體被配置為：將n組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲m個比特信息。
154.在一些實施例中，外圍電路102包括：
155.多個數(shù)據(jù)寄存器，用于存儲n組邏輯頁數(shù)據(jù)；其中，每個數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；
156.緩存寄存器，用于存儲第m組邏輯頁數(shù)據(jù)。
157.在一些實施例中，外圍電路102包括：
158.備用數(shù)據(jù)寄存器，用于在數(shù)據(jù)寄存器損壞時存儲n組邏輯頁數(shù)據(jù)中的一組邏輯頁數(shù)據(jù)。
159.在一些實施例中，當m和n的差值為2時，前綴命令包括：第二子前綴命令；其中，第二子前綴命令指示對n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算；
160.外圍電路102具體被配置為：根據(jù)第二子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算，生成第n+1組邏輯頁數(shù)據(jù)；
161.外圍電路102還被配置為：將第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲m個比特信息；其中，第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。
162.在一些實施例中，外圍電路102包括：
163.多個數(shù)據(jù)寄存器，用于存儲n組邏輯頁數(shù)據(jù)和第n+1組邏輯頁數(shù)據(jù)；其中，每個數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；
164.緩存寄存器，用于存儲第m組邏輯頁數(shù)據(jù)。
165.在一些實施例中，當m和n的差值為3時，前綴命令包括：第三子前綴命令；其中，第三子前綴命令指示第n+1組邏輯頁數(shù)據(jù)等于第n組邏輯頁數(shù)據(jù)；
166.外圍電路102具體被配置為：根據(jù)第三子前綴命令對n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，生成第n+1組邏輯頁數(shù)據(jù)；
167.外圍電路102還被配置為：將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元中存儲m個比特信息；其中，第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。
168.在一些實施例中，外圍電路102包括：
169.多個數(shù)據(jù)寄存器，用于存儲n組邏輯頁數(shù)據(jù)、第n+1組邏輯頁數(shù)據(jù)和第n+2組邏輯頁數(shù)據(jù)；其中，每個數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；
170.緩存寄存器，用于存儲第m組邏輯頁數(shù)據(jù)。
171.在一些實施例中，外圍電路102還被配置為:
172.在確定第n+1組邏輯頁數(shù)據(jù)之前，判斷是否接收到前綴命令，并生成判斷結(jié)果；
173.在判斷結(jié)果指示接收到前綴命令時，根據(jù)接收的前綴命令和n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)；
174.在判斷結(jié)果指示未接收到前綴命令時，將m組邏輯頁數(shù)據(jù)寫入存儲單元陣列，以在存儲單元陣列中產(chǎn)生2m個不同的數(shù)據(jù)態(tài)。
175.外圍電路102可以包括使用金屬-氧化物-半導(dǎo)體(mos)技術(shù)形成的各種類型的外圍電路。例如，圖12示出了一些示例性外圍電路102，外圍電路102包括頁緩沖器/感測放大器304、列解碼器/位線(bl)驅(qū)動器306、行解碼器/字線(wl)驅(qū)動器308、電壓發(fā)生器310、控制邏輯單元312、寄存器314、接口316和數(shù)據(jù)總線318。應(yīng)當理解，在一些示例中，還可以包括圖12中未示出的附加外圍電路。
176.頁緩沖器/感測放大器304可以被配置為根據(jù)來自控制邏輯單元312的控制信號從存儲單元陣列101讀取數(shù)據(jù)以及向存儲單元陣列101寫入(編程)數(shù)據(jù)。在一個示例中，頁緩沖器/感測放大器304可以存儲要被編程到存儲單元陣列101的一個存儲頁120中的一頁寫入數(shù)據(jù)(編程數(shù)據(jù))。在另一示例中，頁緩沖器/感測放大器304可以執(zhí)行編程驗證操作，以確保數(shù)據(jù)已經(jīng)被正確地編程到耦合到選定字線118的存儲單元106中。在又一示例中，頁緩沖器/感測放大器304還可以感測來自位線116的表示存儲在存儲單元106中的數(shù)據(jù)位的低功率信號，并且在讀取操作中將小電壓擺幅放大到可識別的邏輯電平。列解碼器/位線驅(qū)動器306可以被配置為由控制邏輯單元312控制，并且通過施加從電壓發(fā)生器310生成的位線電壓來選擇一個或多個nand存儲串108。
177.行解碼器/字線驅(qū)動器308可以被配置為由控制邏輯單元312控制，并且選擇/取消選擇存儲單元陣列101的存儲塊104并且選擇/取消選擇存儲塊104的字線118。行解碼器/字線驅(qū)動器308還可以被配置為使用從電壓發(fā)生器310生成的字線電壓(v
wl
)來驅(qū)動字線118。在一些實施方式中，行解碼器/字線驅(qū)動器308還可以選擇/取消選擇并且驅(qū)動源極選擇柵線115和漏極選擇柵線111。如下文詳細描述的，行解碼器/字線驅(qū)動器308被配置為對耦合到(一個或多個)選定字線118的存儲單元106執(zhí)行擦除操作。電壓發(fā)生器310可以被配置為由控制邏輯單元312控制，并且生成要被供應(yīng)到存儲單元陣列101的字線電壓(例如，讀取電壓、寫入電壓、通過電壓、局部電壓、驗證電壓等)、位線電壓和源極線電壓。
178.控制邏輯單元312可以耦合到上文描述的每個外圍電路，并且被配置為控制每個外圍電路的操作。寄存器314可以耦合到控制邏輯單元312，并且包括狀態(tài)寄存器、命令寄存器和地址寄存器，以用于存儲用于控制每個外圍電路的操作的狀態(tài)信息、命令操作碼(op碼)和命令地址。接口316可以耦合到控制邏輯單元312，并且充當控制緩沖器，以緩沖從主機(未示出)接收的控制命令并且并將其中繼到控制邏輯單元312，以及緩沖從控制邏輯單元312接收的狀態(tài)信息并且將其中繼到主機。接口316還可以經(jīng)由數(shù)據(jù)總線318耦合到列解碼器/位線驅(qū)動器306，并且充當數(shù)據(jù)i/o接口和數(shù)據(jù)緩沖器，以緩沖數(shù)據(jù)并且將其中繼到存
儲單元陣列101或從存儲單元陣列101中繼或緩沖數(shù)據(jù)。
179.需要強調(diào)的是，外圍電路102被配置為對多個存儲器單元行中的選定存儲器單元行執(zhí)行本公開實施例提供的寫入操作。
180.圖13是根據(jù)本公開實施例示出的一種存儲系統(tǒng)400的示意圖。參照圖13所示，存儲系統(tǒng)400，包括：
181.一個或多個如上述實施例中的存儲器100；
182.如上述實施例中的存儲器控制器406，耦合到存儲器100并且被配置為控制存儲器100。
183.系統(tǒng)400可以是移動電話、臺式計算機、膝上型計算機、平板計算機、車輛計算機、游戲控制臺、打印機、定位設(shè)備、可穿戴電子設(shè)備、智能傳感器、虛擬現(xiàn)實(vr)設(shè)備、增強現(xiàn)實(ar)設(shè)備或者其中具有儲存器的任何其他合適的電子設(shè)備。
184.如圖13中所示，系統(tǒng)400可以包括主機408和存儲子系統(tǒng)402，存儲子系統(tǒng)402具有一個或多個存儲器100，存儲子系統(tǒng)還包括存儲器控制器406。主機408可以是電子設(shè)備的處理器(例如，中央處理單元(cpu))或者片上系統(tǒng)(soc)(例如，應(yīng)用處理器(ap))。主機408可以被配置為將數(shù)據(jù)發(fā)送到存儲器100。或者，主機408可以被配置為從存儲器100接收數(shù)據(jù)。
185.存儲器100可以是本公開中公開的任何存儲器器件。存儲器100(例如，nand閃存存儲器器件(例如，三維(3d)nand閃存存儲器器件))可以在擦除操作期間具有來自耦合到未選定字線的驅(qū)動晶體管(例如，串驅(qū)動器)的減小的漏電流，這允許驅(qū)動晶體管的進一步尺寸縮小。
186.根據(jù)一些實施方式，存儲器控制器406還耦合到主機408。存儲器控制器406可以管理存儲在存儲器100中的數(shù)據(jù)，并且與主機408通信。
187.在一些實施方式中，存儲器控制器406被設(shè)計為用于在低占空比環(huán)境中操作，如安全數(shù)字(sd)卡、緊湊型閃存(cf)卡、通用串行總線(usb)閃存驅(qū)動器、或用于在諸如個人計算器、數(shù)字相機、移動電話等的電子設(shè)備中使用的其他介質(zhì)。
188.在一些實施方式中，存儲器控制器406被設(shè)計為用于在高占空比環(huán)境固態(tài)硬盤(ssd)或嵌入式多媒體卡(emmc)中操作，ssd或emmc用作諸如智能電話、平板計算機、膝上型計算機等的移動設(shè)備的數(shù)據(jù)儲存器以及企業(yè)存儲陣列。
189.存儲器控制器406可以被配置為控制存儲器100的操作，例如讀取、擦除和編程操作。存儲器控制器406還可以被配置為管理關(guān)于存儲在或要存儲在存儲器100中的數(shù)據(jù)的各種功能，包括但不限于壞塊管理、垃圾收集、邏輯到物理地址轉(zhuǎn)換、損耗均衡等。在一些實施方式中，存儲器控制器406還被配置為處理關(guān)于從存儲器100讀取的或者被寫入到存儲器100的數(shù)據(jù)的糾錯碼(ecc)。
190.存儲器控制器406還可以執(zhí)行任何其他合適的功能，例如，格式化存儲器100。存儲器控制器406可以根據(jù)特定通信協(xié)議與外部設(shè)備(例如，主機408)通信。例如，存儲器控制器406可以通過各種接口協(xié)議中的至少一種與外部設(shè)備通信，接口協(xié)議例如usb協(xié)議、mmc協(xié)議、外圍部件互連(pci)協(xié)議、pci高速(pci-e)協(xié)議、高級技術(shù)附件(ata)協(xié)議、串行ata協(xié)議、并行ata協(xié)議、小型計算機小型接口(scsi)協(xié)議、增強型小型磁盤接口(esdi)協(xié)議、集成驅(qū)動電子設(shè)備(ide)協(xié)議、firewire協(xié)議等。
191.存儲器控制器406和一個或多個存儲器100可以集成到各種類型的存儲設(shè)備中，例
如，包括在相同封裝(例如，通用閃存存儲(ufs)封裝或emmc封裝)中。也就是說，存儲系統(tǒng)400可以實施并且封裝到不同類型的終端電子產(chǎn)品中。
192.在如圖14a中所示的一個示例中，存儲器控制器406和單個存儲器100可以集成到存儲器卡502中。存儲器卡502可以包括pc卡(pcmcia，個人計算機存儲器卡國際協(xié)會)、cf卡、智能媒體(sm)卡、存儲器棒、多媒體卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存儲器卡502還可以包括將存儲器卡502與主機(例如，圖13中的主機408)耦合的存儲器卡連接器504。
193.在如圖14b中所示的另一示例中，存儲器控制器406和多個存儲器100可以集成到固態(tài)驅(qū)動器(ssd)506中。固態(tài)驅(qū)動器506還可以包括將固態(tài)驅(qū)動器506與主機(例如，圖13中的主機408)耦合的固態(tài)驅(qū)動器連接器508。在一些實施方式中，固態(tài)驅(qū)動器506的存儲容量和/或操作速度大于存儲器卡502的存儲容量和/或操作速度。
194.可以理解的是，存儲器控制器406可以執(zhí)行如本公開任一實施例提供的操作方法。
195.應(yīng)理解，說明書通篇中提到的“一些實施例”意味著與實施例有關(guān)的特定特征、結(jié)構(gòu)或特性包括在本公開的至少一個實施例中。因此，在整個說明書各處出現(xiàn)的“在一些實施例中”或“在另一些實施例中”未必一定指相同的實施例。此外，這些特定的特征、結(jié)構(gòu)或特性可以任意適合的方式結(jié)合在一個或多個實施例中。應(yīng)理解，在本公開的各種實施例中，上述各過程的序號的大小并不意味著執(zhí)行順序的先后，各過程的執(zhí)行順序應(yīng)以其功能和內(nèi)在邏輯確定，而不應(yīng)對本公開實施例的實施過程構(gòu)成任何限定。上述本公開實施例序號僅僅為了描述，不代表實施例的優(yōu)劣。
196.需要說明的是，在本文中，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個
……”
限定的要素，并不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
197.在本公開所提供的幾個實施例中，應(yīng)該理解到，所揭露的設(shè)備和方法，可以通過其它的方式實現(xiàn)。以上所描述的設(shè)備實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現(xiàn)時可以有另外的劃分方式，如：多個單元或組件可以結(jié)合，或可以集成到另一個系統(tǒng)，或一些特征可以忽略，或不執(zhí)行。另外，所顯示或討論的各組成部分相互之間的耦合、或直接耦合、或通信連接可以是通過一些接口，設(shè)備或單元的間接耦合或通信連接，可以是電性的、機械的或其它形式的。
198.上述作為分離部件說明的單元可以是、或也可以不是物理上分開的，作為單元顯示的部件可以是、或也可以不是物理單元；既可以位于一個地方，也可以分布到多個網(wǎng)絡(luò)單元上；可以根據(jù)實際的需要選擇其中的部分或全部單元來實現(xiàn)本實施例方案的目的。
199.另外，在本公開各實施例中的各功能單元可以全部集成在一個處理單元中，也可以是各單元分別單獨作為一個單元，也可以兩個或兩個以上單元集成在一個單元中；上述集成的單元既可以采用硬件的形式實現(xiàn)，也可以采用硬件加軟件功能單元的形式實現(xiàn)。
200.以上所述，僅為本公開的具體實施方式，但本公開的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本公開揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本公開的保護范圍之內(nèi)。因此，本公開的保護范圍應(yīng)以權(quán)利要求的保護范圍為準。
技術(shù)特征：
1.一種存儲系統(tǒng)的操作方法，其特征在于，所述存儲系統(tǒng)包括存儲器，所述存儲器包括存儲單元陣列以及與所述存儲單元陣列耦合的外圍電路，所述存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；所述操作方法包括：所述外圍電路根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2
n
個不同的數(shù)據(jù)態(tài)。2.根據(jù)權(quán)利要求1所述的操作方法，其特征在于，當n+1等于m時，所述前綴命令包括：第一子前綴命令；其中，所述第一子前綴命令指示對所述n組邏輯頁數(shù)據(jù)執(zhí)行異或運算；所述外圍電路根據(jù)接收的前綴命令和n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，包括：所述外圍電路根據(jù)所述第一子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行所述異或運算，生成第m組邏輯頁數(shù)據(jù)；所述將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，包括：將所述n組邏輯頁數(shù)據(jù)和所述第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元中存儲m個比特信息。3.根據(jù)權(quán)利要求2所述的操作方法，其特征在于，在將所述n組邏輯頁數(shù)據(jù)和所述第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列之前，所述操作方法還包括：將所述n組邏輯頁數(shù)據(jù)分別存儲至多個數(shù)據(jù)寄存器；其中，每個所述數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；將所述第m組邏輯頁數(shù)據(jù)存儲至緩存寄存器。4.根據(jù)權(quán)利要求1所述的操作方法，其特征在于，當m和n的差值為2時，所述前綴命令包括：第二子前綴命令；其中，所述第二子前綴命令指示對所述n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算；所述外圍電路根據(jù)接收的前綴命令和n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，包括：所述外圍電路根據(jù)所述第二子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行所述異或非運算，生成所述第n+1組邏輯頁數(shù)據(jù)；所述操作方法還包括：將第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元中存儲m個比特信息；其中，所述第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。5.根據(jù)權(quán)利要求1所述的操作方法，其特征在于，當m和n的差值為3時，所述前綴命令包括：第三子前綴命令；其中，所述第三子前綴命令指示所述第n+1組邏輯頁數(shù)據(jù)等于第n組邏輯頁數(shù)據(jù)；所述外圍電路根據(jù)接收的前綴命令和n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，包括：所述外圍電路根據(jù)所述第三子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，生成所述第n+1組邏輯頁數(shù)據(jù)；所述操作方法還包括：將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元中存儲m個比特信息；其中，所述第n+2組邏輯頁數(shù)據(jù)和所述第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。
6.根據(jù)權(quán)利要求1所述的操作方法，其特征在于，在確定所述第n+1組邏輯頁數(shù)據(jù)之前，所述操作方法還包括：判斷是否接收到所述前綴命令，并生成判斷結(jié)果；在所述判斷結(jié)果指示接收到所述前綴命令時，根據(jù)接收的所述前綴命令和所述n組邏輯頁數(shù)據(jù)，確定所述第n+1組邏輯頁數(shù)據(jù)。7.根據(jù)權(quán)利要求6所述的操作方法，其特征在于，在所述判斷結(jié)果指示未接收到所述前綴命令時，將m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2
m
個不同的數(shù)據(jù)態(tài)。8.一種存儲器控制器，其特征在于，所述存儲器控制器耦合到存儲器，所述存儲器包括存儲單元陣列以及與所述存儲單元陣列耦合的外圍電路，所述存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；所述存儲器控制器被配置為：將前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路，以使所述外圍電路根據(jù)所述前綴命令和所述n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)，并在所述存儲單元陣列中產(chǎn)生2
n
個不同的數(shù)據(jù)態(tài)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)。9.根據(jù)權(quán)利要求8所述的存儲器控制器，其特征在于，所述前綴命令包括：第一子前綴命令，所述第一子前綴命令用于指示對所述n組邏輯頁數(shù)據(jù)執(zhí)行異或運算；所述存儲器控制器具體被配置為：將所述第一子前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路，以使所述外圍電路根據(jù)所述第一子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行所述異或運算，生成第m組邏輯頁數(shù)據(jù)；其中，n+1等于m。10.根據(jù)權(quán)利要求8所述的存儲器控制器，其特征在于，所述前綴命令包括：第二子前綴命令，所述第二子前綴命令用于指示對所述n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算；所述存儲器控制器具體被配置為：將所述第二子前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路，以使所述外圍電路根據(jù)所述第二子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行所述異或運算，生成所述第n+1組邏輯頁數(shù)據(jù)；所述存儲器控制器還被配置為：將第m組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路；其中，所述第m組邏輯頁數(shù)據(jù)為全0序列或全1序列，m和n的差值為2。11.根據(jù)權(quán)利要求8所述的存儲器控制器，其特征在于，所述前綴命令包括：第三子前綴命令，所述第三子前綴命令用于指示所述第n+1組邏輯頁數(shù)據(jù)等于第n組邏輯頁數(shù)據(jù)；所述存儲器控制器具體被配置為：將所述第三子前綴命令和n組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路，以使所述外圍電路根據(jù)所述第三子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，生成所述第n+1組邏輯頁數(shù)據(jù)；所述存儲器控制器還被配置為：將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)發(fā)送給所述外圍電路；其中，所述第n+2組邏輯頁數(shù)據(jù)和所述第m組邏輯頁數(shù)據(jù)為全0序列或全1序列，m和n的差值為3。12.根據(jù)權(quán)利要求8所述的存儲器控制器，其特征在于，所述存儲器控制器還被配置為：在發(fā)送所述前綴命令后，將寫入命令發(fā)送給所述外圍電路，以使所述外圍電路根據(jù)所述寫入命令至少將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列。13.一種存儲器，其特征在于，包括：存儲單元陣列，所述存儲單元陣列包括能存儲m個比特信息的存儲單元；
外圍電路，耦合到所述存儲單元陣列；其中，所述外圍電路被配置為根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；所述外圍電路還被配置為將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2
n
個不同的數(shù)據(jù)態(tài)。14.根據(jù)權(quán)利要求13所述的存儲器，其特征在于，當n+1等于m時，所述前綴命令包括：第一子前綴命令；其中，所述第一子前綴命令指示對所述n組邏輯頁數(shù)據(jù)執(zhí)行異或運算；所述外圍電路具體被配置為：根據(jù)所述第一子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行所述異或運算，生成第m組邏輯頁數(shù)據(jù)；所述外圍電路還具體被配置為：將所述n組邏輯頁數(shù)據(jù)和所述第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元中存儲m個比特信息。15.根據(jù)權(quán)利要求14所述的存儲器，其特征在于，所述外圍電路包括：多個數(shù)據(jù)寄存器，用于存儲所述n組邏輯頁數(shù)據(jù)；其中，每個所述數(shù)據(jù)寄存器用于存儲一組邏輯頁數(shù)據(jù)；緩存寄存器，用于存儲所述第m組邏輯頁數(shù)據(jù)。16.根據(jù)權(quán)利要求15所述的存儲器，其特征在于，所述外圍電路包括：備用數(shù)據(jù)寄存器，用于在所述數(shù)據(jù)寄存器損壞時存儲所述n組邏輯頁數(shù)據(jù)中的一組邏輯頁數(shù)據(jù)。17.根據(jù)權(quán)利要求13所述的存儲器，其特征在于，當m和n的差值為2時，所述前綴命令包括：第二子前綴命令；其中，所述第二子前綴命令指示對所述n組邏輯頁數(shù)據(jù)執(zhí)行異或非運算；所述外圍電路具體被配置為：根據(jù)所述第二子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行所述異或非運算，生成所述第n+1組邏輯頁數(shù)據(jù)；所述外圍電路還被配置為：將第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元中存儲m個比特信息；其中，所述第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。18.根據(jù)權(quán)利要求13所述的存儲器，其特征在于，當m和n的差值為3時，所述前綴命令包括：第三子前綴命令；其中，所述第三子前綴命令指示所述第n+1組邏輯頁數(shù)據(jù)等于第n組邏輯頁數(shù)據(jù)；所述外圍電路具體被配置為：根據(jù)所述第三子前綴命令對所述n組邏輯頁數(shù)據(jù)執(zhí)行復(fù)制操作，生成所述第n+1組邏輯頁數(shù)據(jù)；所述外圍電路還被配置為：將第n+2組邏輯頁數(shù)據(jù)和第m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元中存儲m個比特信息；其中，所述第n+2組邏輯頁數(shù)據(jù)和所述第m組邏輯頁數(shù)據(jù)為全0序列或全1序列。19.根據(jù)權(quán)利要求13所述的存儲器，其特征在于，所述外圍電路還被配置為：在確定所述第n+1組邏輯頁數(shù)據(jù)之前，判斷是否接收到所述前綴命令，并生成判斷結(jié)果；在所述判斷結(jié)果指示接收到所述前綴命令時，根據(jù)接收的所述前綴命令和所述n組邏輯頁數(shù)據(jù)，確定所述第n+1組邏輯頁數(shù)據(jù)。20.根據(jù)權(quán)利要求19所述的存儲器，其特征在于，所述外圍電路還被配置為：在所述判
斷結(jié)果指示未接收到所述前綴命令時，將m組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2
m
個不同的數(shù)據(jù)態(tài)。21.一種存儲系統(tǒng)，其特征在于，包括：一個或多個如權(quán)利要求13至20任一項所述的存儲器；如權(quán)利要求8至12任一項所述的存儲器控制器，耦合到所述存儲器并且被配置為控制所述存儲器。
技術(shù)總結(jié)
本公開實施例公開了一種存儲系統(tǒng)及其操作方法、存儲器控制器和存儲器。所述存儲系統(tǒng)包括存儲器，所述存儲器包括存儲單元陣列以及與所述存儲單元陣列耦合的外圍電路，所述存儲單元陣列包括能存儲m個比特信息的存儲單元，m為大于1的正整數(shù)；所述操作方法包括：所述外圍電路根據(jù)接收的前綴命令和接收的n組邏輯頁數(shù)據(jù)，確定第n+1組邏輯頁數(shù)據(jù)；其中，n為正整數(shù)，n+1為小于或等于m的正整數(shù)；將所述n組邏輯頁數(shù)據(jù)和所述第n+1組邏輯頁數(shù)據(jù)寫入所述存儲單元陣列，以在所述存儲單元陣列中產(chǎn)生2
