一種相位插值器的抖動調節電路的制作方法
1.本公開實施例涉及電路設計技術領域，尤其涉及一種相位插值器的抖動調節電路。
背景技術：
2.現有技術為了有效的降低電磁干擾(electromagnetic interference，emi)，在信號發送端通常會采用展頻技術，展頻功能使得發送端的數據頻率是基于一個中心頻率附近做微小的變動。同時為了能夠準確的采樣接收數據，在接收端通常會利用相位插值器獲得最佳的采樣相位，因此，相位插值器經常被應用在時鐘恢復電路以及頻率調節電路中。
3.相關技術中，相位插值控制器電路包括：相位差值控制器、相位差值器、相位累加器、速率轉換器、第一分頻器和第二分頻器，其中：所述速率轉換器分別與所述相位差值控制器和所述相位累加器，所述相位差值器與所述相位累加器相連，所述相位差值器通過所述第一分頻器與所述相位差值控制器相連，所述相位差值器通過第二分頻器分別與所述速率轉換器和所述相位累加器相連。
技術實現要素：
4.本公開實施例提出了一種新的相位插值器的抖動調節電路，增加了新的分頻器和速率轉換器，使相位插值器和相位插值控制器可以采用不同頻率的時鐘信號，增加了精度。
5.一方面，本公開實施例提供了一種相位插值器的抖動調節電路，包括：包括：相位插值控制器、速率轉換器、相位累加器、相位插值器、第一分頻器以及第二分頻器，其中：
6.所述速率轉換器的輸入端與所述相位插值控制器的輸出端相連，輸出端和所述相位累加器的輸入端相連；
7.所述相位累加器的輸出端與所述相位插值器的輸入端相連；
8.所述相位插值器設置成接收鎖相環時鐘信號和所述相位累加器的輸出信號，并輸出時鐘信號；所述相位插值器的輸出端通過第一分頻器分別與所述相位累加器的輸入端、以及所述速率轉換器的輸入端相連，通過第二分頻器與所述相位插值控制器的輸入端相連。
9.與相關技術相比，本公開實施例提出的新的相位插值器的抖動調節電路，增加了新的分頻器和速率轉換器，使相位插值器和相位插值控制器可以采用不同頻率的時鐘信號，增加了精度。
10.本公開的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本公開而了解。本公開的其他優點可通過在說明書以及附圖中所描述的方案來實現和獲得。
附圖說明
11.附圖用來提供對本公開技術方案的理解，并且構成說明書的一部分，與本公開的
實施例一起用于解釋本公開的技術方案，并不構成對本公開技術方案的限制。
12.圖1為本公開實施例一種現有相位插值器電路的示意圖；
13.圖2為本公開實施例一種相位插值器的抖動調節電路的示意圖；
14.圖3為本公開實施例一種相位插值器的抖動調節電路中速率轉換器的結構示意圖；
15.圖4為本公開實施例一種相位插值器的抖動調節電路中相位累加器的結構示意圖；
16.圖5為本公開實施例一種相位插值器的抖動調節電路中相位插值器的結構示意圖；
17.圖6為本公開實施例一種相位插值器的抖動調節電路中相位插值控制器的結構示意圖；
18.圖7為本公開實施例另一種相位插值器的抖動調節電路的示意圖；
19.圖8為本公開實施例一種現有相位插值器電路的電路信號波形示意圖；
20.圖9為本公開實施例一種相位插值器的抖動調節電路的電路信號波形示意圖；
21.圖10為本公開實施例一種現有相位插值器電路的眼圖示意圖；
22.圖11為本公開實施例一種相位插值器的抖動調節電路的眼圖示意圖。
具體實施方式
23.本公開描述了多個實施例，但是該描述是示例性的，而不是限制性的，并且對于本領域的普通技術人員來說顯而易見的是，在本公開所描述的實施例包含的范圍內可以有更多的實施例和實現方案。盡管在附圖中示出了許多可能的特征組合，并在具體實施方式中進行了討論，但是所公開的特征的許多其它組合方式也是可能的。除非特意加以限制的情況以外，任何實施例的任何特征或元件可以與任何其它實施例中的任何其他特征或元件結合使用，或可以替代任何其它實施例中的任何其他特征或元件。
24.本公開包括并設想了與本領域普通技術人員已知的特征和元件的組合。本公開已經公開的實施例、特征和元件也可以與任何常規特征或元件組合，以形成由權利要求限定的獨特的方案。任何實施例的任何特征或元件也可以與來自其它方案的特征或元件組合，以形成另一個由權利要求限定的獨特的方案。因此，應當理解，在本公開中示出和/或討論的任何特征可以單獨地或以任何適當的組合來實現。因此，除了根據所附權利要求及其等同替換所做的限制以外，實施例不受其它限制。此外，可以在所附權利要求的保護范圍內進行各種修改和改變。
25.此外，在描述具有代表性的實施例時，說明書可能已經將方法和/或過程呈現為特定的步驟序列。然而，在該方法或過程不依賴于本文所述步驟的特定順序的程度上，該方法或過程不應限于所述的特定順序的步驟。如本領域普通技術人員將理解的，其它的步驟順序也是可能的。因此，說明書中闡述的步驟的特定順序不應被解釋為對權利要求的限制。此外，針對該方法和/或過程的權利要求不應限于按照所寫順序執行它們的步驟，本領域技術人員可以容易地理解，這些順序可以變化，并且仍然保持在本公開實施例的精神和范圍內。
26.已有技術相位插值器輸出時鐘jitter較大，已有技術通常采用的設計電路如圖1所示，包括：
27.相位插值控制器11、相位累加器12、相位插值器13和分頻器14(假設為n分頻器)，其中：
28.所述相位插值控制器11，用于每當接收到經過分頻器14分頻的時鐘信號時，根據所述時鐘信號確定當前偏移步長更新周期的偏移步長增量，并發送給所述相位累加器12；
29.所述相位累加器12，用于將相位插值控制器11發送的當前偏移步長更新周期的偏移步長增量，與歷史偏移步長更新周期的偏移步長進行累加計算，得到新的當前偏移步長更新周期的偏移步長；還用于每當接收到經過分頻器14分頻的時鐘信號時，將當前偏移步長更新周期的偏移步長發送給所述相位插值器13；
30.所述相位插值器13，用于接收鎖相環時鐘信號，根據所述相位累加器12發送的當前偏移步長更新周期的偏移步長，對所述鎖相環時鐘信號進行步長偏移，輸出所述時鐘信號。
31.相位插值器通常是時鐘恢復電路以及頻率調節電路的常用模塊，假如輸入時鐘信號周期為t，相位插值器可以輸出相位為t*sel/n的時鐘信號，其中sel為相位控制信號，n為相位插值器的可調相位個數，sel＝phase_sel[7:0]，n＝256，相位插值器基于鎖相環發出的鎖相環時鐘(clk_src)，根據phase_sel[7:0]的值，選擇對應相位的時鐘(clk_pi)輸出。一般來說，相位插值控制器的運算邏輯都比較復雜，這樣就會極大的限制其運行速度，另一方面為了能夠及時的跟隨鎖相環時鐘(clk_src)，相位插值器的更新步長phase_add_tmp1就會設置得很大，而很大的更新步長就會造成相位插值器時鐘(clk_pi)的jitter較大。
[0032]
本公開實施例提供了一種相位插值器的抖動調節電路，如圖2所示，包括：相位插值控制器21、速率轉換器22、相位累加器23、相位插值器24、第一分頻器25以及第二分頻器26，其中：
[0033]
所述速率轉換器22的輸入端與所述相位插值控制器24的輸出端相連，輸出端和所述相位累加器23的輸入端相連；
[0034]
所述相位累加器23的輸出端與所述相位插值器24的輸入端相連；
[0035]
所述相位插值器24設置成接收鎖相環時鐘信號和所述相位累加器23的輸出信號，并輸出時鐘信號；所述相位插值器24的輸出端通過第一分頻器25分別與所述相位累加器23的輸入端、以及所述速率轉換器22的輸入端相連，通過第二分頻器26與所述相位插值控制24器的輸入端相連。
[0036]
本技術實施例提供的相位插值器的抖動調節電路，增加了新的分頻器和速率轉換器，使相位插值器和相位插值控制器可以采用不同頻率的時鐘信號，增加了精度。
[0037]
如圖3所示，所述速率轉換器22包括：
[0038]
存儲單元221，設置成保存偏移步長更新的周期數、預先指定的偏移步長更新的子周期數、以及計算單元223計算得到的每個偏移步長更新子周期的偏移子步長增量p；
[0039]
接收單元222，作為所述速率轉換器22的輸入端，設置成從所述相位插值控制器接收當前偏移步長更新周期的偏移步長增量p、以及經過第一分頻器分頻的時鐘信號；
[0040]
計算單元223，設置成根據接收的當前偏移步長更新周期的偏移步長增量p，以及存儲單元221存儲的偏移步長更新的周期數、以及預先指定的偏移步長更新的子周期數計算得到每個偏移步長更新子周期的偏移子步長增量p；
[0041]
發送單元224，作為所述速率轉換器的輸出端，設置成每當所述接收單元222接收
到經過第一分頻器分頻的時鐘信號時，將所述存儲單元221存儲的當前偏移步長更新子周期的偏移子步長增量發送給所述相位累加器23。
[0042]
如圖4所示，所述相位累加器包括23：
[0043]
累加器231，設置成將所述速率轉換器22發送的當前偏移步長更新子周期的偏移子步長增量，與緩存單元232保存的歷史偏移步長更新子周期的偏移子步長進行累加計算，得到新的當前偏移步長更新子周期的偏移子步長；
[0044]
緩存單元232，設置成保存新的當前偏移步長更新子周期的偏移子步長；
[0045]
接收單元233，作為所述相位累加器23的輸入端，設置成接收所述速率轉換器發送的當前偏移步長更新子周期的偏移子步長增量p、以及經過第一分頻器分頻的時鐘信號；
[0046]
發送單元234，作為所述相位累加器23的輸出端，設置成每當所述接收單元233接收到經過第一分頻器25分頻的時鐘信號時，將緩存單元232中的新的當前偏移步長更新子周期的偏移子步長發送給所述相位插值器24。
[0047]
歷史偏移步長更新子周期的偏移子步長指的是上一偏移步長更新子周期的偏移子步長。
[0048]
如圖5所示，所述相位插值器24包括：
[0049]
接收單元241，作為所述相位插值器24的輸入端，設置成接收鎖相環時鐘信號、以及所述相位累加器23發送的當前偏移步長更新子周期的偏移子步長；
[0050]
偏移單元242，設置成根據所述接收單元接收的當前偏移步長更新子周期的偏移子步長對鎖相環時鐘信號進行偏移；
[0051]
輸出單元243，作為所述相位插值器24的輸出端，設置成輸出所述偏移單元偏移后的時鐘信號。
[0052]
本公開實施例還提供了一種相位插值器的抖動調節電路，如圖6所示，所述相位插值控制器21包括：
[0053]
接收單元211，作為所述相位插值控制器21的輸入端，設置成接收經過第二分頻器26分頻的時鐘信號；
[0054]
計算單元212，設置成每當所述接收單元211接收到經過第二分頻器26分頻的時鐘信號時，確定當前偏移步長更新周期的偏移步長增量p；
[0055]
發送單元213，作為所述相位插值控制器21的輸出端，設置成每當所述接收單元211接收到經過第二分頻器26分頻的時鐘信號時，將所述計算單元212確定的當前偏移步長更新周期的偏移步長增量p發送給所述速率轉換器22。
[0056]
所述第二分頻器為n分頻器，n＝偏移步長更新的周期數；
[0057]
所述第一分頻器為m分頻器，m＝偏移步長更新的子周期數。
[0058]
示例性的，n是m的整數倍。
[0059]
其中，偏移步長更新的周期數指的是：偏移步長更新的間隔時鐘周期數，即間隔多少個時鐘周期更新偏移步長；偏移子步長更新的周期數指的是：偏移子步長更新的間隔時鐘周期數，即間隔多少個時鐘周期更新偏移子步長。
[0060]
本技術實施例提供的相位插值器的抖動調節電路，相較于已有技術電路結構，通過增加速率轉換器來提高控制字更新速度，從而降低更新步長，以達到降低相位插值器時鐘信號(clk_pi)的jitter的目的。
[0061]
示例性的，當p*m能夠被n整除時，每個偏移步長更新子周期的偏移子步長增量p為p*m/n。
[0062]
示例性的，當p*m不能夠被n整除時，每個偏移步長更新子周期的偏移子步長增量p為或其中，一個偏移步長更新周期中所有偏移步長更新子周期的偏移子步長增量和為p。
[0063]
本公開實施例還提供了一種相位插值器的抖動調節電路，如圖7所示，假設該電路相位插值控制器每8個時鐘周期更新一次偏移步步長，假設期望每次相位偏移步長為p(對應于圖7中的phase_add_x4[7:0])，并假設速率轉換器需要每2個時鐘周期更新一次偏移步子步長(step)，每次相位偏移步長(step0、step1、step2、step3)為p/4(對應于圖7中的phase_add_x1[7:0])＝m+n/4,其中m為商，n為余數，n＝0～3，通過表1進行每次相位偏移步長的選取，可以保持速率轉化前后精度不變。
[0064][0065][0066]
相比于圖8所示的現有相位插值器電路的電路信號波形示意圖(假設該電路相位插值控制器每8個時鐘周期更新一次偏移步步長)，圖7對應的相位插值器的抖動調節電路的電路信號波形示意圖如圖8所示，其中，圖8中的phase_add_x4是每個當前偏移步長更新周期的偏移步長增量，phase_add_sel是每個偏移步長更新周期的偏移步長；圖9中的phase_add_x4是每個當前偏移步長更新周期的偏移步長增量，phase_add_x1是每個當前偏移子步長更新周期的偏移子步長增量，phase_add_sel是每個偏移子步長更新周期的偏移子步長。clk_pi就是基于接收的clk_src，并根據phase_add_sel進行相位改變并輸出的。
[0067]
由圖10和圖11對比可以看出，現有相位插值器電路在偏移步長更新周期的更新處，即圈出的位置，相位插值器輸出的時鐘信號clk_pi波形變化很大，因此其jitter較大；而本公開實施例還提供的相位插值器的抖動調節電路在偏移步長更新周期的更新處，相位插值器輸出的時鐘信號clk_pi波形變化很小，幾乎看不出什么變化，因此其jitter很小。
[0068]
現有相位插值器電路的時鐘信號clk_pi眼圖如圖10所示，本公開實施例提供的相位插值器的抖動調節電路的時鐘信號clk_pi眼圖如圖11所示，對比圖10、11可以看出，抖動調節電路(其電路結構如圖7所示)的時鐘信號眼圖的抖動，比現有相位插值器電路(其電路結構如圖1所示)的時鐘信號抖動，降低了68％.(抖動從17.3ps減小到5.6ps)
[0069]
雖然本實用新型所揭露的實施方式如上，但所述的內容僅為便于理解本實用新型而采用的實施方式，并非用以限定本實用新型。任何本實用新型所屬領域內的技術人員，在不脫離本實用新型所揭露的精神和范圍的前提下，可以在實施的形式及細節上進行任何的修改與變化，但本實用新型的專利保護范圍，仍須以所附的權利要求書所界定為準。
技術特征：
1.一種相位插值器的抖動調節電路，其特征在于，包括：相位插值控制器、速率轉換器、相位累加器、相位插值器、第一分頻器以及第二分頻器，其中：所述速率轉換器的輸入端與所述相位插值控制器的輸出端相連，輸出端和所述相位累加器的輸入端相連；所述相位累加器的輸出端與所述相位插值器的輸入端相連；所述相位插值器設置成接收鎖相環時鐘信號和所述相位累加器的輸出信號，并輸出時鐘信號；所述相位插值器的輸出端通過第一分頻器分別與所述相位累加器的輸入端、以及所述速率轉換器的輸入端相連，通過第二分頻器與所述相位插值控制器的輸入端相連。2.根據權利要求1所述的相位插值器的抖動調節電路，其特征在于，所述速率轉換器包括：存儲單元，設置成保存偏移步長更新的周期數、預先指定的偏移步長更新的子周期數、以及計算單元計算得到的每個偏移步長更新子周期的偏移子步長增量p；接收單元，作為所述速率轉換器的輸入端，設置成從所述相位插值控制器接收當前偏移步長更新周期的偏移步長增量p、以及經過第一分頻器分頻的時鐘信號；計算單元，設置成根據接收的當前偏移步長更新周期的偏移步長增量p，以及存儲單元存儲的偏移步長更新的周期數、以及預先指定的偏移步長更新的子周期數計算得到每個偏移步長更新子周期的偏移子步長增量p；發送單元，作為所述速率轉換器的輸出端，設置成每當所述接收單元接收到經過第一分頻器分頻的時鐘信號時，將所述存儲單元存儲的當前偏移步長更新子周期的偏移子步長增量發送給所述相位累加器。3.根據權利要求1所述的相位插值器的抖動調節電路，其特征在于，所述相位累加器包括：累加器，設置成將所述速率轉換器發送的當前偏移步長更新子周期的偏移子步長增量，與緩存單元保存的歷史偏移步長更新子周期的偏移子步長進行累加計算，得到新的當前偏移步長更新子周期的偏移子步長；緩存單元，設置成保存新的當前偏移步長更新子周期的偏移子步長；接收單元，作為所述相位累加器的輸入端，設置成接收所述速率轉換器發送的當前偏移步長更新子周期的偏移子步長增量p、以及經過第一分頻器分頻的時鐘信號；發送單元，作為所述相位累加器的輸出端，設置成每當所述接收單元接收到經過第一分頻器分頻的時鐘信號時，將緩存單元中的新的當前偏移步長更新子周期的偏移子步長發送給所述相位插值器。4.根據權利要求1所述的相位插值器的抖動調節電路，其特征在于，所述相位插值器包括：接收單元，作為所述相位插值器的輸入端，設置成接收鎖相環時鐘信號、以及所述相位累加器發送的當前偏移步長更新子周期的偏移子步長；偏移單元，設置成根據所述接收單元接收的當前偏移步長更新子周期的偏移子步長對鎖相環時鐘信號進行偏移；輸出單元，作為所述相位插值器的輸出端，設置成輸出所述偏移單元偏移后的時鐘信號。
5.根據權利要求1所述的相位插值器的抖動調節電路，其特征在于，所述相位插值控制器包括：接收單元，作為所述相位插值控制器的輸入端，設置成接收經過第二分頻器分頻的時鐘信號；計算單元，設置成每當所述接收單元接收到經過第二分頻器分頻的時鐘信號時，確定當前偏移步長更新周期的偏移步長增量p；發送單元，作為所述相位插值控制器的輸出端，設置成每當所述接收單元接收到經過第二分頻器分頻的時鐘信號時，將所述計算單元確定的當前偏移步長更新周期的偏移步長增量p發送給所述速率轉換器。6.根據權利要求1所述的相位插值器的抖動調節電路，其特征在于，所述第二分頻器為n分頻器，n＝偏移步長更新的周期數；所述第一分頻器為m分頻器，m＝偏移步長更新的子周期數。7.根據權利要求6所述的相位插值器的抖動調節電路，其特征在于，n是m的整數倍。8.根據權利要求7所述的相位插值器的抖動調節電路，其特征在于，當p*m能夠被n整除時，每個偏移步長更新子周期的偏移子步長增量p為p*m/n。9.根據權利要求7所述的相位插值器的抖動調節電路，其特征在于，當p*m不能夠被n整除時，每個偏移步長更新子周期的偏移子步長增量p為或其中，一個偏移步長更新周期中所有偏移步長更新子周期的偏移子步長增量和為p。
技術總結
本實用新型公開了一種相位插值器的抖動調節電路，包括：相位插值控制器、速率轉換器、相位累加器、相位插值器、第一分頻器以及第二分頻器，速率轉換器的輸入端與相位插值控制器的輸出端相連，輸出端和相位累加器的輸入端相連；相位累加器的輸出端與相位插值器的輸入端相連；相位插值器設置成接收鎖相環時鐘信號和相位累加器的輸出信號，并輸出時鐘信號；相位插值器的輸出端通過第一分頻器分別與相位累加器的輸入端、以及速率轉換器的輸入端相連，通過第二分頻器與相位插值控制器的輸入端相連。本公開實施例提出的相位插值器的抖動調節電路，增加了新的分頻器和速率轉換器，使相位插值器和相位插值控制器可以采用不同頻率的時鐘信號，增加了精度。增加了精度。增加了精度。
