半導體器件及其制造方法與流程
1.本發明涉及半導體技術領域，特別涉及一種半導體器件及其制造方法。
背景技術：
2.目前，在半導體器件的制造過程中，導電插塞作為器件有源區與外界電路之間連接的通道，在器件結構組成中具有重要的作用。現有技術中，經常出現導電插塞導電性能不佳的問題，由此也降低了半導體器件的性能。因此，如何提高導電插塞的導電性能，成了本領域技術人員亟待解決的一個技術難題。
技術實現要素：
3.本發明的目的在于提供一種半導體器件及其制造方法，以解決現有技術中容易出現導電插塞導電性能不佳的問題。
4.為了實現上述目的，本發明提供了一種半導體器件的制造方法，所述半導體器件的制造方法包括：提供半導體基底，所述半導體基底包括：半導體襯底，所述半導體襯底上形成有柵極結構，所述半導體襯底中形成有源漏結構；覆蓋所述柵極結構和所述半導體襯底的第一介質層；以及，覆蓋所述第一介質層的第二介質層；對所述第二介質層執行第一刻蝕工藝，以形成接觸孔，所述接觸孔暴露出所述第一介質層；對所述接觸孔中的所述第一介質層執行第二刻蝕工藝，以去除部分厚度的所述第一介質層；對所述接觸孔中的所述第一介質層執行第三刻蝕工藝，以擴大所述接觸孔的底部并露出所述源漏結構；以及，在所述接觸孔中形成導電插塞。
5.可選的，在所述的半導體器件的制造方法中，所述第一介質層包括氮化硅層。
6.可選的，在所述的半導體器件的制造方法中，所述第二刻蝕工藝和所述第三刻蝕工藝均采用等離子體刻蝕工藝，在所述第二刻蝕工藝中，源功率與偏置功率的比值介于1.5~3.5之間；在所述第三刻蝕工藝中，源功率與偏置功率的比值介于0.1~0.8之間。
7.可選的，在所述的半導體器件的制造方法中，在所述第二刻蝕工藝和所述第三刻蝕工藝中，所采用的刻蝕氣體均包括二氟甲烷、氧氣和氬氣。
8.可選的，在所述的半導體器件的制造方法中，所述第三刻蝕工藝中氬氣的流量大于所述第二刻蝕工藝中氬氣的流量。
9.可選的，在所述的半導體器件的制造方法中，所述第二介質層包括覆蓋所述第一介質層的正硅酸乙酯層。
10.可選的，在所述的半導體器件的制造方法中，所述第一刻蝕工藝采用等離子體刻蝕工藝，在所述第一刻蝕工藝中，所采用的刻蝕氣體包括全氟丁二烯、氧氣和氬氣。
11.可選的，在所述的半導體器件的制造方法中，所述接觸孔包括第一接觸孔部以及位于所述第一接觸孔部上的第二接觸孔部，其中，所述第二接觸孔部的側壁與豎直方向的夾角介于0
°
~5
°
，所述第一接觸孔部的側壁與豎直方向的夾角介于0
°
~10
°
。
12.可選的，在所述的半導體器件的制造方法中，所述導電插塞的材質為金屬。
13.本發明還提供一種半導體器件，所述半導體器件包括：半導體襯底，所述半導體襯底上形成有柵極結構，所述半導體襯底中形成有源漏結構；覆蓋所述柵極結構和所述半導體襯底的第一介質層；覆蓋所述第一介質層的第二介質層；位于所述第二介質層和所述第一介質層中的接觸孔，所述接觸孔的底部經過了擴大處理并露出所述源漏結構；以及，位于所述接觸孔中的導電插塞。
14.發明人研究發現，現有技術中經常出現導電插塞性能不佳的原因在于，在形成接觸孔時，由于套刻偏移，使得暴露出來的膜層分布不均，由此在執行刻蝕工藝以形成接觸孔時，不同位置的刻蝕速率不同，從而導致所形成的接觸孔形貌不佳。主要的，導致所形成的接觸孔發生底部縮口現象。由此，使得所形成的導電插塞與源漏結構接觸不良或者使得所形成的導電插塞阻值偏大，從而產生導電插塞導電性能不佳。
15.在本發明提供的半導體器件及其制造方法中，在形成接觸孔的過程中，先對第二介質層執行第一刻蝕工藝以暴露出第一介質層，接著對所述第一介質層執行兩步刻蝕工藝，包括：執行第二刻蝕工藝以去除部分厚度的所述第一介質層以及執行第三刻蝕工藝以擴大所形成的接觸孔的底部。由此，特別擴大了所形成的接觸孔的底部尺寸，極大地提高了所形成的接觸孔的形貌，從而使得形成于所述接觸孔中的導電插塞阻值較小和/或提高與源漏結構的接觸性能，由此也便提高了整個半導體器件的性能。
附圖說明
16.圖1是本發明實施例的半導體器件的制造方法的流程示意圖。
17.圖2是執行本發明實施例的半導體器件的制造方法之提供半導體基底所形成的器件結構的剖面示意圖。
18.圖3是執行本發明實施例的半導體器件的制造方法之執行第一刻蝕工藝所形成的器件結構的剖面示意圖。
19.圖4是執行本發明實施例的半導體器件的制造方法之執行第二刻蝕工藝所形成的器件結構的剖面示意圖。
20.圖5是執行本發明實施例的半導體器件的制造方法之執行第三刻蝕工藝所形成的器件結構的剖面示意圖。
21.圖6是執行本發明實施例的半導體器件的制造方法之執行灰化工藝所形成的器件結構的剖面示意圖。
22.其中，附圖標記說明如下：100-半導體基底；101-半導體襯底；102-柵極結構；1020-柵介質層；1021-柵極；1022-柵極金屬硅化物層；103-側墻結構；104-源漏結構；1040-源漏區；1041-源漏金屬硅化
物層；105-第一介質層；106-第二介質層；107-無定形碳層；108-氮氧化硅層；109-氧化硅層；110-抗反射層；111-光阻層；112-第一開口；113-第二開口；114-接觸孔；1140-第一接觸孔部；1141-第二接觸孔部；115-導電插塞。
具體實施方式
23.以下結合附圖和具體實施例對本發明提出的半導體器件及其制造方法作進一步詳細說明。根據下面說明和權利要求書，本發明的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。特別的，在發明的不同圖示中，有時候為了突出重點或者為了示例清晰，往往采用了不同的圖示比例。
24.本發明使用的術語僅僅是出于描述特定實施方式的目的，而非旨在限制本發明。除非本技術文件中另作定義，本發明使用的技術術語或者科學術語應當為本發明所屬領域內具有一般技能的人士所理解的通常意義。本發明說明書以及權利要求書中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數量或者重要性，而只是用來區分不同的組成部分。同樣，“一個”或者“一”等類似詞語也不表示數量限制，而是表示存在至少一個。“多個”或者“若干”表示兩個及兩個以上。除非另行指出，“上”、“下”、“上部”和/或“下部”等類似詞語只是為了便于說明，而并非限于一個位置或者一種空間定向。“包括”或者“包含”等類似詞語意指出現在“包括”或者“包含”前面的元件或者物件涵蓋出現在“包括”或者“包含”后面列舉的元件或者物件及其等同，并不排除其他元件或者物件。“連接”或者“相連”等類似的詞語并非限定于物理的或者機械的連接，而且可以包括電性的連接，不管是直接的還是間接的。在本發明說明書和所附權利要求書中所使用的單數形式的“一種”、“所述”和“該”也旨在包括多數形式，除非上下文清楚地表示其他含義。還應當理解，本文中使用的術語“和/或”是指并包含一個或多個相關聯的列出項目的任何或所有可能組合。
25.本發明的核心思想在于，提供一種半導體器件及其制造方法，在形成接觸孔的過程中，先對第二介質層執行第一刻蝕工藝以暴露出第一介質層，接著對所述第一介質層執行兩步刻蝕工藝，包括：執行第二刻蝕工藝以去除部分厚度的所述第一介質層以及執行第三刻蝕工藝以擴大所形成的接觸孔的底部。由此，特別擴大了所形成的接觸孔的底部尺寸，極大地提高了所形成的接觸孔的形貌，從而使得形成于所述接觸孔中的導電插塞阻值較小和/或提高與源漏結構的接觸性能，由此也便提高了整個半導體器件的性能。
26.具體的，請參考圖1，其為本發明實施例的半導體器件的制造方法的流程示意圖。如圖1所示，所述半導體器件的制造方法具體包括如下步驟：步驟s10：提供半導體基底，所述半導體基底包括：半導體襯底，所述半導體襯底上形成有柵極結構，所述半導體襯底中形成有源漏結構；覆蓋所述柵極結構和所述半導體襯底的第一介質層；以及，覆蓋所述第一介質層的第二介質層；步驟s11：對所述第二介質層執行第一刻蝕工藝，以形成接觸孔，所述接觸孔暴露出所述第一介質層；步驟s12：對所述接觸孔中的所述第一介質層執行第二刻蝕工藝，以去除部分厚度的所述第一介質層；步驟s13：對所述接觸孔中的所述第一介質層執行第三刻蝕工藝，以擴大所述接觸
孔的底部并露出所述源漏結構；以及，步驟s14：在所述接觸孔中形成導電插塞。
27.接下去將結合執行本發明實施例的半導體器件的制造方法所形成的器件結構的剖面示意圖以進一步描述本發明提出的半導體器件及其制造方法，具體的，請參考圖2至圖6。
28.如圖2所示，提供半導體基底100，所述半導體基底100包括：半導體襯底101，所述半導體襯底101的材質可以為單晶硅（其可以是摻雜的單晶硅，也可以是未摻雜的單晶硅）、多晶硅、絕緣體上硅（soi）或者鍺硅化合物等。在本技術實施例中，所述半導體襯底101的材質為輕摻雜的單晶硅。
29.所述半導體襯底101上形成有柵極結構102。具體的，請參考圖2，在本技術實施例中，所述柵極結構102包括柵介質層1020以及位于所述柵介質層1020上的柵極1021。其中，所述柵介質層1020的材質可以為氧化硅，其可以通過對所述半導體襯底101執行氧化工藝形成，或者，通過化學氣相沉積工藝或物理氣相沉積工藝形成。所述柵極1021的材質可以為多晶硅或者金屬等，其可以通過化學氣相沉積工藝或物理氣相沉積工藝形成。進一步的，所述柵極結構102還包括位于所述柵極1021上的柵極金屬硅化物層1022，以提高所述柵極結構102與導電結構之間的電連接性能。
30.請繼續參考圖2，進一步的，所述柵極結構102兩側形成有側墻結構103。所述側墻結構103可以為單層結構，也可以為多層層疊結構。例如，在本技術實施例中，所述側墻結構103為雙層層疊結構，其包括一氧化硅層以及覆蓋所述氧化硅層的一氮化硅層。
31.所述半導體襯底101中形成有源漏結構104，所述源漏結構104位于所述柵極結構102側的所述半導體襯底101中。在本技術實施例中，所述源漏結構104包括源漏區1040以及位于所述源漏區1040上的源漏金屬硅化物層1041，以提高所述源漏結構104與導電結構之間的電連接性能。
32.所述半導體襯底101上形成有第一介質層105，所述第一介質層105覆蓋所述柵極結構102以及所述半導體襯底101。在本技術實施例中，所述第一介質層105為單層結構，包括一氮化硅層，其可以通過化學氣相沉積工藝或物理氣相沉積工藝形成。所述第一介質層105各處的膜層厚度較均勻，相應的，覆蓋所述柵極結構102的所述第一介質層105的表面高于覆蓋所述半導體襯底101的所述第一介質層105的表面。如圖2所示，在本技術實施例中，所述第一介質層105的形貌基本以所述源漏結構104呈對稱結構。自所述柵極結構102的表面至所述源漏結構104的表面，所述第一介質層105的表面呈現出由高到低逐漸下降的形態。
33.所述第一介質層105上形成有第二介質層106，在本技術實施例中，所述第二介質層106的表面呈一平面。具體的，可以先通過化學氣相沉積工藝或物理氣相沉積工藝形成所述第二介質層106，接著，通過化學機械研磨工藝平坦化所述第二介質層106的表面。所述第二介質層106的厚度呈非均勻分布，其中，對準所述源漏結構104的所述第二介質層106的厚度大于對準所述柵極結構102的所述第二介質層106的厚度。所述第二介質層106的形貌基本以所述源漏結構104呈對稱結構。請繼續參考圖2，在本技術實施例中，所述第二介質層106具體包括覆蓋所述第一介質層105的正硅酸乙酯層（teos）。
34.在本技術實施例中，進一步的，所述第二介質層106上還可以形成有覆蓋所述第二
介質層106的無定形碳層107，覆蓋所述無定形碳層107的氮氧化硅層108、覆蓋所述氮氧化硅層108的氧化硅層109以及覆蓋所述氧化硅層109的抗反射層110，通過這些膜層能夠提高后續光刻工藝的質量與可靠性。
35.如圖2所示，接著，在所述抗反射層110上形成光阻層111，并對所述光阻層111執行曝光和顯影工藝，以在所述光阻層111中形成第一開口112，所述第一開口112暴露出部分所述抗反射層110的表面，所述第一開口112對準所述源漏結構104。為了提高后續刻蝕形成接觸孔的質量與可靠性，在本技術實施例中，先通過所述第一開口112刻蝕所述抗反射層110、所述氧化硅層109、所述氮氧化硅層108以及所述無定形碳層107，并以圖形化后的所述無定形碳層107作為掩膜以執行后續的刻蝕所述第二介質層106和所述第一介質層105的工藝。相應的，圖形化后的所述無定形碳層107中形成有第二開口113，在此即所述第一開口112延伸貫穿所述抗反射層110、所述氧化硅層109、所述氮氧化硅層108以及所述無定形碳層107，從而在所述無定形碳層107中形成所述第二開口113。
36.發明人研究發現，在本步驟中，由于套刻偏移，所述第一開口112（相應的包括所述第二開口113）往往不能很好地對準所述源漏結構104，即所述第一開口112以及所述第二開口113和所述源漏結構104之間往往具有一些偏移，由此，所述第一開口112和所述第二開口113所對準的所述第二介質層106和所述第一介質層105的部分往往呈現出膜層分布不均的非對稱結構。
37.例如，在圖2所示出的結構中，靠近所述第二開口113（也即所述第一開口112）左側的所述第二介質層106的厚度小于靠近所述第二開口113右側的所述第二介質層106的厚度，同時，靠近所述第二開口113左側的所述第一介質層105的厚度大于靠近所述第二開口113右側的所述第一介質層105的厚度。
38.基于這一研究發現，發明人提出如下形成接觸孔的方式。
39.在本技術實施例中，在對所述第二介質層106和所述第一介質層105執行刻蝕工藝以形成接觸孔之前，先去除所述光阻層111、所述抗反射層110、所述氧化硅層109以及所述氮氧化硅層108，暴露出圖形化后的所述無定形碳層107，并以具有第二開口113的圖形化后的所述無定形碳層107作為掩膜，以對所述第二介質層106和所述第一介質層105執行刻蝕工藝。
40.具體的，如圖3所示，在本技術實施例中，首先對所述第二介質層106執行第一刻蝕工藝，以在所述第二介質層106中形成接觸孔114，在此也可以認為形成一初始接觸孔，所述接觸孔114暴露出所述第一介質層105。優選的，所述第一刻蝕工藝采用等離子體刻蝕工藝，在所述第一刻蝕工藝中，所采用的刻蝕氣體包括全氟丁二烯（c4f6）、氧氣（o2）和氬氣（ar）。所述第一刻蝕工藝對所述第二介質層106具有較高的刻蝕選擇比，更具體的，對所述正硅酸乙酯層具有較高的刻蝕選擇比。在所述第一刻蝕工藝中，所述第二介質層106相對于所述第一介質層105的刻蝕選擇比優選為5:1~50:1。
41.接著，如圖4所示，對所述接觸孔114中的所述第一介質層105執行第二刻蝕工藝，以去除部分厚度的所述第一介質層105。優選的，通過所述第二刻蝕工藝，去除的所述第一介質層105的厚度是所述第一介質層105的總厚度的20%~80%。在本技術實施例中，所述第二刻蝕工藝采用等離子體刻蝕工藝，在所述第二刻蝕工藝中，源功率與偏置功率的比值介于1.5~3.5之間，更優的，所述源功率與偏置功率的比值介于2.0~2.8之間。例如，所述源功率
為3000w，所述偏置功率為2000w；又如，所述源功率為4000w，所述偏置功率為1500w。在本技術實施例中，通過對于所述源功率與偏置功率的比值的設定，以更好地實現對于所述第一介質層105的刻蝕。
42.如圖5所示，在本技術實施例中，接著，對所述接觸孔114中的所述第一介質105層執行第三刻蝕工藝，以擴大所述接觸孔114的底部并露出所述源漏結構104，在此具體暴露出所述源漏金屬硅化物層1041。即在本技術實施例中，所形成的接觸孔114特別經過了底部擴大處理，由此，擴大了所形成的接觸孔114的底部尺寸，提高了所形成的接觸孔114的形貌，從而使得后續形成于所述接觸孔114中的導電插塞阻值較小和/或提高與源漏結構的接觸性能，由此也便提高了整個半導體器件的性能。
43.具體的，所述第三刻蝕工藝采用等離子體刻蝕工藝，在所述第三刻蝕工藝中，源功率與偏置功率的比值介于0.1~0.8之間，更優的，所述源功率與偏置功率的比值介于0.3~0.6之間。例如，所述源功率為1000w，所述偏置功率為3000w；又如，所述源功率為800w，所述偏置功率為1200w。在本技術實施例中，通過對于所述源功率與偏置功率的比值的設定，以更好地實現對于刻蝕副產物的去除。
44.在本技術實施例中，通過對所述接觸孔114中的所述第一介質層105執行第二刻蝕工藝，在所述第二刻蝕工藝中，源功率與偏置功率的比值介于1.5~3.5之間，以主要實現對于所述第一介質層105的刻蝕。通過對所述接觸孔114中的所述第一介質層105執行第三刻蝕工藝，在所述第三刻蝕工藝中，源功率與偏置功率的比值介于0.1~0.8之間，以主要實現對于反應副產物的去除，并且同時刻蝕去除所述第一介質層105以暴露出所述源漏金屬硅化物層1041。由此，通過對所述第一介質層105執行兩道刻蝕工藝，特別的，兩道刻蝕工藝中源功率與偏置功率的比值不同，從而實現較佳的刻蝕效果，提高了所形成的接觸孔114的形貌。
45.優選的，在所述第二刻蝕工藝和所述第三刻蝕工藝中，所采用的刻蝕氣體均包括二氟甲烷（ch2f2）、氧氣（o2）和氬氣（ar）。進一步的，所述第三刻蝕工藝中氬氣的流量大于所述第二刻蝕工藝中氬氣的流量，從而使得在所述第二刻蝕工藝中更好地去除所述第一介質層105，而在所述第三刻蝕工藝中更好地去除反應副產物。
46.通過所述第一刻蝕工藝、所述第二刻蝕工藝以及所述第三刻蝕工藝，在所述第二介質層106和所述第一介質層105中形成了接觸孔114。請繼續參考圖5，在此，所形成的接觸孔114包括第一接觸孔部1140以及位于所述第一接觸孔部1140上的第二接觸孔部1141，其中，所述第二接觸孔部1141的側壁與豎直方向的夾角介于0
°
~5
°
（即所述第二接觸孔部1141的側壁（的延長線）與所述半導體襯底101的夾角介于85
°
~90
°
），所述第一接觸孔部1140的側壁與豎直方向的夾角介于0
°
~10
°
（即所述第一接觸孔部1140的側壁與所述半導體襯底101的夾角介于80
°
~90
°
）。通過本技術實施例所形成的接觸孔114底部的尺寸往往僅略小于頂部的尺寸，其具有較佳的形貌，能夠便于后續形成高質量的導電插塞。
47.請參考圖6，在本技術實施例中，接著對所述無定形碳層107執行灰化工藝，以去除所述無定形碳層107。同時，通過所述灰化工藝，能夠進一步改善所述接觸孔114的形貌，進一步清除刻蝕所述第二介質層106和所述第一介質層105的過程中殘留的副產物，使得所述接觸孔114的側壁更加平坦。
48.接著，在所述接觸孔114中填充金屬形成導電插塞115，所述導電插塞115的材質例
如可以為鎢、銅等。在本技術實施例中，由于所形成的接觸孔114底部的尺寸往往僅略小于頂部的尺寸，首先能夠便于金屬的填充，從而形成高質量的導電插塞115；其次，也能夠使得所述導電插塞115的截面尺寸符合要求，從而能夠得到阻值較小的導電插塞115，同時，由于所形成的導電插塞115的高質量以及較大的截面尺寸，其能夠提高與所述源漏結構104的接觸性能。
49.綜上，便可得到一具有高導電性能的半導體器件，如圖6所示，所述半導體器件包括：半導體襯底101，所述半導體襯底101上形成有柵極結構102，所述半導體襯底101中形成有源漏結構104；覆蓋所述柵極結構102和所述半導體襯底101的第一介質層105；覆蓋所述第一介質層105的第二介質層106；位于所述第二介質層106和所述第一介質層105中的接觸孔114，所述接觸孔114的底部經過了擴大處理并露出所述源漏結構104；以及，位于所述接觸孔114中的導電插塞115。在本技術實施例中，所述接觸孔114包括第一接觸孔部1140以及位于所述第一接觸孔部1140上的第二接觸孔部1141，其中，所述第二接觸孔部1141的側壁與豎直方向的夾角介于0
°
~5
°
，所述第一接觸孔部1140的側壁與豎直方向的夾角介于0
°
~10
°
。由于提高了所形成的接觸孔114的形貌，擴大了所形成的接觸孔114的底部尺寸，從而使得形成于所述接觸孔114中的導電插塞115阻值較小和/或提高與源漏結構104的接觸性能，由此也便提高了整個半導體器件的性能。
50.上述描述僅是對本發明較佳實施例的描述，并非對本發明范圍的任何限定，本發明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬于權利要求書的保護范圍。
